Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc độ cao sử dụng công nghệ mạch đa lớp

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LUẬN VĂN THẠC SĨ Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc độ cao sử dụng công nghệ mạch đa lớp ĐỖ VĂN ĐẠI dai.dv202739M@sis.hust.edu.vn Ngành Kỹ thuật Điện tử Giảng viên hướng dẫn: PGS TS Nguyễn Xuân Quyền Trường: Điện- Điện tử HÀ NỘI, 11/2022 TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LUẬN VĂN THẠC SĨ Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc độ cao sử dụng công nghệ mạch đa lớp ĐỖ VĂN ĐẠI dai.dv202739M@sis.hust.edu.vn Ngành Kỹ thuật Điện tử Giảng viên hướng dẫn: PGS TS Nguyễn Xuân Quyền Trường: Điện- Điện tử Chữ ký GVHD HÀ NỘI, 11/2022 CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc BẢN XÁC NHẬN CHỈNH SỬA LUẬN VĂN THẠC SĨ Họ tên tác giả : ĐỖ VĂN ĐẠI Đề tài luận văn : Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc độ cao sử dụng công nghệ mạch đa lớp Chuyên ngành : Kỹ thuật Điện tử Mã số HV : 20202739M Tác giả, Người hướng dẫn khoa học Hội đồng chấm luận văn xác nhận sửa chữa, bổ sung luận văn theo biên họp Hội đồng ngày 07/10/2022 với nội dung sau: • Đánh số thứ tự công thức quan trọng, bổ sung tài liệu tham khảo để dẫn chứng cho cơng thức trình bày • Chỉnh sửa lại kích thước hình ảnh, lề vị trí hình ảnh cân đối • Thống lại cách sử dụng đơn vị đo, sử dụng chung đơn vị mil cho cơng thức tính tốn thao tác phần mềm, sử dụng đơn vị mm cho phép đo đạc Có giải thích quy đổi đơn vị cần thiết • Thay tên gọi Tiểu kết thành Kết luận chương • Chỉnh sửa lại phần Kết luận chi tiết theo mẫu viết Luận văn Trường quy định • Sửa lại lỗi chỉnh tả Cán phản biện nhận xét • Chỉnh sửa lại câu văn theo văn phong khoa học, tránh sử dụng từ ngữ cảm thán, sáo rỗng Ngày 28 tháng 10 năm 2022 Giảng viên hướng dẫn Tác giả luận văn CHỦ TỊCH HỘI ĐỒNG LỜI CẢM ƠN Trong suốt trình học tập Trường Đại học Bách Khoa Hà Nội, em nhận hướng dẫn, bảo giúp đỡ tận tình thầy, giáo Viện Điện tử Viễn thông với động viên, đồng hành gia đình, bạn bè đồng nghiệp Em xin chân thành cảm ơn PGS TS Nguyễn Xuân Quyền nhiệt tình dạy hỗ trợ em để em hồn thiện chun đề nghiên cứu với luận văn Em xin kính chúc thầy có nhiều sức khỏe, hạnh phúc, may mắn gặt hái nhiều thành công nghiệp trồng người Em xin gửi lời tri ân sâu sắc tới ThS Nguyễn Việt Anh - người thầy tận tâm dạy em từ ngày em lựa chọn ngành Điện tử- Viễn thông, giúp đỡ em nhiều kiến thức hành trang cho công việc sống Em luôn khắc ghi học công ơn dạy dỗ thầy Cuối cùng, em xin gửi lời cảm ơn đến gia đình, bạn bè đồng nghiệp em chia sẻ niềm vui, nỗi buồn, áp lực sống suốt trình học tập nghiên cứu Xin chân thành cảm ơn tất người! TÓM TẮT NỘI DUNG LUẬN VĂN Bảng mạch điện tử thành phần quan trọng thiếu thiết bị sử dụng điện Theo xu phát triển chung ngành Điện- Điện tử, thiết bị điện tử ngày có tốc độ nhanh hơn, hiệu suất cao tiết kiệm lượng Chính mà nhiều sản phẩm ứng dụng mạch điện tử tốc độ cao đời So với mạch điện tử thông thường, mạch điện tử tốc độ cao có đặc thù riêng khiến việc thiết kế có điểm cần phải lưu ý Một cách đơn giản hiểu rằng, tốc độ cào dễ sinh nhiễu, sai lệch tín hiệu truyền tải…Vì cần phải có phương pháp thiết kế đặc biệt để đảm bảo sản phẩm hoạt động xác ổn định thời gian dài Luận văn Thạc sĩ với đề tài: “Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc tộ cao sử dụng công nghệ mạch đa lớp” tập trung vào năm vấn đề chính: Nghiên cứu chuyên sâu PCB (Lịch sử đời, trình phát triển, cấu trúc, nguyên lý hoạt động, phân loại…), nghiên cứu quy trình sản xuất PCB nhiều lớp, trình bày vấn đề tương thích điện tử, phát xạ điện từ chống nhiễu cho bảng mạch in, trình bày kỹ thuật thiết kế PCB tốc độ cao (Kỹ thuật Length matching, length tuning, differential pair routing, xSignal…) Cuối thực dự án mẫu phần mềm thiết kế mô để chứng minh hiệu phương pháp thiết kế trình bày Các vấn đề giải trình tìm hiểu nghiên cứu cách khách quan, nghiêm túc Kết nghiên cứu tổng hợp đúc kết lại thành kiến thức, kỹ áp dụng trực tiếp vào sản phẩm thiết kế thực tiễn Đối với thiết kế phần cứng, phần mềm sử dụng Altium Designer 21 Đây phần mềm mạnh thiết kế mạch in, đồng thời hỗ trợ cho nhiều trình mơ khác Đối với mơ tồn vẹn tín hiệu (SI), tồn vẹn lượng (PI), tương thích điện từ (EMC), phát xạ điện từ (EMI) hay mô nhiệt, phần mềm sử dụng Metor Graphic HyperLynx Phần mềm phát triển hãng Siemens Kết cuối mà luận văn hướng đến tổng hợp đúc kết lại kiến thức, hiểu biết lĩnh vực thiết kế PCB tốc độ cao, kỹ thuật mà người thiết kế cần có để đảm bảo sản phẩm sau q trình sản xuất vận hành cách xác, hiệu quả, đồng thời kết mơ minh chứng tính đắn kiến thức nêu Luận văn mở nhiều hướng nghiên cứu sâu rộng cho lĩnh vực thiết kế phần cứng Còn nhiều vấn đề mà gặp phải q trình thiết kế vận hành sản phẩm điện tử Tốc độ cao hơn, hiệu tốt hơn, tiêu thụ lượng hơn… đích đến cho sản phẩm điện tử tương lai Học viên (Ký ghi rõ họ tên) MỤC LỤC DANH MỤC KÝ HIỆU VÀ CHỮ VIẾT TẮT i DANH MỤC BẢNG BIỂU ii DANH MỤC HÌNH VẼ iii CHƯƠNG TỔNG QUAN VỀ MẠCH IN VÀ MẠCH IN TỐC ĐỘ CAO 1.1 Khái quát mạch in 1.1.1 Khái niệm 1.1.2 Cấu trúc 1.1.3 Nguyên lý hoạt động PCB 1.1.4 Phân loại bảng mạch in 1.2 Sự đời phát triển mạch in điện tử 14 1.2.1 Lịch sử hình thành trình phát triển 14 1.2.2 Sự đời máy tính điện tử phần mềm CAD 19 1.3 Sơ lược mạch in tốc độ cao 19 1.4 Kết luận chương 21 CHƯƠNG QUY TRÌNH SẢN XUẤT MẠCH IN NHIỀU LỚP 22 2.1 Các bước chuẩn bị cho sản xuất 22 2.1.1 Chuẩn bị nguyên vật liệu 22 2.1.2 Chuẩn bị liệu đầu vào 24 2.2 Các bước quy trình sản xuất 25 2.2.1 Tạo mạch lớp 25 2.2.2 Ép lớp 30 2.2.3 Khoan lỗ (Khoan NC) 32 2.2.4 Mạ đồng 35 2.2.5 Tạo mạch lớp 37 2.2.6 Phủ sơn in ấn 39 2.2.7 Kiểm tra thao tác khí 42 2.3 Kết luận chương 42 CHƯƠNG TƯƠNG THÍCH ĐIỆN TỪ VÀ KIỂM SỐT NHIỄU TRONG THIẾT KẾ MẠCH ĐIỆN TỬ 43 3.1 Tương thích điện từ phát xạ điện từ 43 3.1.1 Khái niệm tương thích điện từ 43 3.1.2 Vấn đề nhiễu điện từ phát xạ điện từ 44 3.1.3 Cơ chế ghép nối lan truyền nhiễu điện từ 47 3.1.4 Tiêu chuẩn quốc tế tương thích điện từ 47 3.2 Kiểm soát chống nhiễu thiết kế mạch điện tử 51 3.2.1 Khái niệm nhiễu board mạch 51 3.2.2 Nguyên nhân gây nhiễu PCB 51 3.2.3 Phương pháp giải nhiễu board mạch 55 3.3 Kết luận chương 59 CHƯƠNG CÁC KỸ THUẬT TRONG THIẾT KẾ MẠCH ĐIỆN TỬ TỐC ĐỘ CAO 61 4.1 Các kỹ thuật chung thiết kế mạch in tốc độ cao 61 4.1.1 Kỹ thuật Via Stitching Via Shielding 62 4.1.2 Bổ sung tụ điện decoupling bypass 63 4.1.3 Vấn đề đường hồi tín hiệu 65 4.2 Kỹ thuật kiểm soát trở kháng 67 4.2.1 Khái niệm trở kháng đặc tính 67 4.2.2 Ảnh hưởng gián đoạn trở kháng 71 4.2.3 Phương pháp thiết kế kiểm sốt trì trở kháng 72 4.3 Kỹ thuật Length matching Length tuning 78 4.3.1 Khái niệm đối sánh điều chỉnh độ dài 79 4.3.2 Các kiểu đối sánh độ dài 79 4.4 Kỹ thuật định tuyến cặp tín hiệu vi sai 83 4.4.1 Khái niệm cặp tín hiệu vi sai 83 4.4.2 Một số lưu ý định tuyến 84 4.5 Kỹ thuật xSignal Altium 85 4.6 Kết luận chương 86 CHƯƠNG THIẾT KẾ, MÔ PHỎNG MÁY TÍNH NHÚNG SỬ DỤNG MẠCH ĐIỆN TỐC ĐỘ CAO 87 5.1 Lý thuyết tổng quát SDRAM DDR3 87 5.1.1 Khái niệm RAM, DRAM, SRAM SDRAM 87 5.1.2 Khái niệm chuẩn SDRAM DDR3 88 87 165 87 128 206 125 267 124 202 87 96 192 164 210 134 101 87 87 128 216 87 87 125 197 165 DRAM_CS0_B DRAM_SDCKE0 DRAM_SDODT0 L1 to U2 DRAM_A0 DRAM_A1 DRAM_A2 DRAM_A3 DRAM_A4 DRAM_A5 DRAM_A6 DRAM_A7 DRAM_A8 DRAM_A9 DRAM_A10 DRAM_A11 DRAM_A12 DRAM_A13 DRAM_A14 DRAM_A15 DRAM_CAS_B DRAM_RAS_B DRAM_SDBA0 DRAM_SDBA1 DRAM_SDBA2 DRAM_WE_B Net name 116 125 198 166 819 1114 1079 1211 589 912 125 197 165 819 1114 1079 125 198 166 1297 1341 1111 1269 1321 1265 1041 1392 1207 1305 1004 1169 1180 1309 1379 1323 1296 964 1296 1188 1198 1247 L3 L12 to L12 to L10 to L10 to L1 to U4 U5 U2 + U3 U4+U5 U3 87 87 87 769 769 165 165 165 651 652 87 87 87 960 960 128 128 128 763 763 206 206 206 626 627 125 125 125 759 759 267 267 267 845 846 124 124 124 643 642 202 202 202 745 747 87 87 733 735 87 96 96 1061 1061 96 192 192 192 799 800 164 164 164 729 731 210 210 210 639 637 647 647 134 134 134 101 101 736 734 101 773 88 87 88 773 88 87 88 1107 1107 128 128 128 729 728 755 757 217 216 217 87 87 86 877 874 87 87 87 790 789 19 16 16 19 15 16 16 18 25 19 16 19 16 13 13 24 16 14 15 16 15 22 15 14 49 L2 20 286 22 22 22 22 22 22 22 22 22 22 54 22 22 96 22 22 21 22 22 22 21 22 22 L1 2194 2202 2194 2194 2203 2195 2194 2202 2194 2194 2203 2195 TỔNG CHIỀU DÀI ĐẾN TỪNG IC U2 U3 U4 U5 2194 2194 2194 2194 2194 2194 2195 2195 2196 2196 2196 2196 2198 2198 2198 2198 2193 2193 2194 2194 2196 2196 2196 2196 2195 2195 2194 2194 2197 2197 2196 2196 2197 2197 2195 2195 2195 2195 2197 2197 2196 2196 2196 2196 2195 2195 2196 2196 2193 2195 2195 2193 2196 2196 2194 2194 2196 2196 2196 2196 2196 2196 2194 2194 2194 2195 2194 2195 2195 2196 2195 2196 2197 2197 2196 2196 2195 2196 2197 2198 2195 2194 2198 2198 2194 2195 2195 2194 Phụ lục 2: Đối sánh độ dài cho đường ADDR/CTRL/CMD Vui lòng xoay ngang để xem kết Phụ lục 3: Đối sánh độ dài cho đường Data DRAM_D0 DRAM_D1 DRAM_D2 DRAM_D3 DRAM_D4 DRAM_D5 DRAM_D6 DRAM_D7 DRAM_DQM0 DRAM_DQS0_N DRAM_DQS0_P Tolerance DRAM_D8 DRAM_D9 DRAM_D10 DRAM_D11 DRAM_D12 DRAM_D13 DRAM_D14 DRAM_D15 DRAM_DQM1 DRAM_DQS1_N DRAM_DQS1_P Tolerance DRAM_D16 DRAM_D17 DRAM_D18 DRAM_D19 DRAM_D20 DRAM_D21 DRAM_D22 DRAM_D23 DRAM_DQM2 DRAM_DQS2_N DRAM_DQS2_P Tolerance L1 22 22 22 22 22 22 22 22 22 22 22 L2 22 22 22 22 22 22 22 22 22 22 22 L3 770 770 770 770 770 770 770 770 770 604 601 L2 17 17 17 17 17 17 17 17 17 42 53 L1 22 22 22 22 22 22 22 22 22 163 156 L1 22 22 22 22 22 22 22 22 22 22 22 L2 22 22 22 22 22 22 22 22 22 22 22 L3 1176 1177 1178 1177 1177 1177 1177 1177 1177 1022 997 L2 17 17 17 17 17 17 17 17 17 28 36 L1 22 22 22 22 22 22 22 22 22 167 185 L12 22 22 22 22 22 22 22 22 22 22 22 L11 22 22 22 22 22 22 22 22 22 22 22 L10 1254 1255 1255 1254 1255 1255 1255 1255 1255 1110 1101 L1 22 22 22 22 22 22 22 22 22 167 176 Total 853 853 853 853 853 853 853 853 853 853 854 Total 1259 1260 1261 1260 1260 1260 1260 1260 1260 1261 1262 Total 1320 1321 1321 1320 1321 1321 1321 1321 1321 1321 1321 117 DRAM_D24 DRAM_D25 DRAM_D26 DRAM_D27 DRAM_D28 DRAM_D29 DRAM_D30 DRAM_D31 DRAM_DQM3 DRAM_DQS3_N DRAM_DQS3_P Tolerance DRAM_D32 DRAM_D33 DRAM_D34 DRAM_D35 DRAM_D36 DRAM_D37 DRAM_D38 DRAM_D39 DRAM_DQM4 DRAM_DQS4_N DRAM_DQS4_P Tolerance DRAM_D40 DRAM_D41 DRAM_D42 DRAM_D43 DRAM_D44 DRAM_D45 DRAM_D46 DRAM_D47 DRAM_DQM5 DRAM_DQS5_N DRAM_DQS5_P Tolerance 118 L12 22 22 22 22 22 22 22 22 22 22 22 L11 22 22 22 22 22 22 22 22 22 22 22 L10 936 936 936 936 936 936 936 936 936 936 936 L1 22 22 22 22 22 22 22 22 22 22 22 L12 22 22 22 22 22 22 22 22 22 22 22 L11 22 22 22 22 22 22 22 22 22 22 22 L10 1369 1369 1369 1369 1369 1369 1369 1369 1369 1143 1142 L1 22 22 22 22 22 22 22 22 22 249 248 L12 22 22 22 22 22 22 22 22 22 22 22 L11 22 22 22 22 22 22 22 22 22 22 22 L10 808 808 808 808 808 808 808 808 808 672 644 L1 22 22 22 22 22 22 22 22 22 158 186 Total 1002 1002 1002 1002 1002 1002 1002 1002 1002 1002 1002 Total 1435 1435 1435 1435 1435 1435 1435 1435 1435 1436 1434 Total 874 874 874 874 874 874 874 874 874 874 874 DRAM_D48 DRAM_D49 DRAM_D50 DRAM_D51 DRAM_D52 DRAM_D53 DRAM_D54 DRAM_D55 DRAM_DQM6 DRAM_DQS6_N DRAM_DQS6_P Tolerance DRAM_D56 DRAM_D57 DRAM_D58 DRAM_D59 DRAM_D60 DRAM_D61 DRAM_D62 DRAM_D63 DRAM_DQM7 DRAM_DQS7_N DRAM_DQS7_P Tolerance L1 22 22 22 22 22 22 22 22 22 22 22 L2 22 22 22 22 22 22 22 22 22 35 44 L3 748 748 748 748 748 748 748 748 748 454 403 L2 17 17 17 17 17 17 17 17 17 18 21 L1 22 22 22 22 22 22 22 22 22 302 341 L1 22 22 22 22 22 22 22 22 22 22 22 L2 22 22 22 22 22 22 22 22 22 22 22 L3 1141 1143 1141 1141 1141 1140 1141 1141 1141 759 823 L2 17 17 17 17 17 17 17 17 17 130 89 L1 22 22 22 22 22 22 22 22 22 289 268 Total 831 831 831 831 831 831 831 831 831 831 831 Total 1224 1226 1224 1224 1224 1223 1224 1224 1224 1222 1224 119 120 DRAM_D0 DRAM_D1 DRAM_D10 DRAM_D11 DRAM_D12 DRAM_D13 DRAM_D14 DRAM_D15 DRAM_D16 DRAM_D17 DRAM_D18 DRAM_D19 DRAM_D2 DRAM_D20 DRAM_D21 DRAM_D22 DRAM_D23 DRAM_D24 DRAM_D25 DRAM_D26 DRAM_D27 DRAM_D28 DRAM_D29 DRAM_D3 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 Signal # U1.AA5 U1.AD9 U1.AC9 U1.AB11 U1.AE11 U1.Y10 U1.AE9 U1.AA9 U1.AC8 U1.Y8 U1.Y7 U1.AC4 U1.Y9 U1.AB9 U1.AA8 U1.AB7 U1.AC7 U1.AB6 U1.AC5 U1.AB5 U1.AE7 U1.AA6 U1.AE2 U2.A3 U3.B8 U3.C8 U3.C2 U3.C3 U3.A7 U3.D7 U3.F2 U3.F7 U3.G2 U3.H8 U2.C8 U3.H3 U3.H7 U3.F8 U3.E3 U2.H8 U2.F8 U2.F2 U2.H3 U2.H7 U2.G2 U2.B8 Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Driving Receivin Pass/Fail Controller g Pass Pin DRAM.Pi n U1.AD2 U2.D7 Pass 165 149.4 151.5 162.8 133.9 163.9 132.9 149.3 140.8 148.4 145.7 168 140.1 143.7 144 145.2 153 160.6 154 148.6 139.5 158.4 159.4 147.6 Margin [ps] 110.9 123.1 121 109.3 141.8 109.1 142.7 115.5 132.7 115.6 118.9 109.3 127.7 129.5 123.2 121.6 110.7 104.7 112.4 123.2 128.2 112.2 116.5 131.8 Margin [ps] 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 Margin [mV] 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 Margin [mV] 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 Margin [V*ns] 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 Margin [V*ns] 686 682 682 682 686 682 682 678 682 678 678 686 678 682 678 678 682 678 682 682 682 682 686 690 Margin [ps] Phụ lục 4: Kết mơ Data Write Vui lịng xoay ngang để xem kết 121 DRAM_D30 DRAM_D31 DRAM_D32 DRAM_D33 DRAM_D34 DRAM_D35 DRAM_D36 DRAM_D37 DRAM_D38 DRAM_D39 DRAM_D4 DRAM_D40 DRAM_D41 DRAM_D42 DRAM_D43 DRAM_D44 DRAM_D45 DRAM_D46 DRAM_D47 DRAM_D48 DRAM_D49 DRAM_D5 DRAM_D50 DRAM_D51 DRAM_D52 DRAM_D53 DRAM_D54 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 U1.AD25 U1.AC23 U1.AB22 U1.AC24 U1.AE24 U1.AD1 U1.AE22 U1.AC22 U1.AC21 U1.AE21 U1.AA20 U1.Y20 U1.AD21 U1.AB21 U1.AB20 U1.Y19 U1.AC1 U1.AC19 U1.AB19 U1.Y18 U1.Y17 U1.AE19 U1.AC18 U1.AA18 U1.AA17 U1.AC11 U1.AD11 U4.A3 U4.C8 U4.A7 U4.B8 U4.C3 U2.C3 U4.C2 U4.D7 U5.C3 U5.A3 U5.C8 U5.A2 U5.A7 U5.C2 U5.B8 U5.D7 U2.C2 U5.F7 U5.H8 U5.F2 U5.H3 U5.H7 U5.F8 U5.G2 U5.E3 U3.A3 U3.A2 Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass 143.2 153.5 155.8 147.9 139.1 149.3 146.4 150.9 155.9 143.6 165.3 167.4 158.8 161.2 170.4 156.9 152.4 139.8 143 149.2 136.4 126.2 145.8 144 145.4 156.1 152.1 134 118 121.3 128.4 139.9 128.2 130.7 122.7 114 132.7 110.7 106.7 117 106.5 106 120.7 124.4 132.3 124.7 115 127.6 146.9 124.1 120.6 120.3 117.6 121.3 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 686 686 686 686 686 686 686 686 686 686 686 686 686 682 686 686 687 682 678 678 674 682 678 678 682 682 682 122 DRAM_D55 DRAM_D56 DRAM_D57 DRAM_D58 DRAM_D59 DRAM_D6 DRAM_D60 DRAM_D61 DRAM_D62 DRAM_D63 DRAM_D7 DRAM_D8 DRAM_D9 DRAM_DQM0 DRAM_DQM1 DRAM_DQM2 DRAM_DQM3 DRAM_DQM4 DRAM_DQM5 DRAM_DQM6 DRAM_DQM7 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 U1.Y21 U1.AD24 U1.AC20 U1.AB18 U1.AE10 U1.AB8 U1.AC6 U1.AC3 U1.AE5 U1.AD5 U1.AE4 U1.W25 U1.Y23 U1.AA23 U1.AB23 U1.AB4 U1.Y22 U1.Y25 U1.AA21 U1.AB25 U1.AC25 U4.E7 U4.D3 U5.D3 U5.E7 U3.D3 U3.E7 U2.E7 U2.D3 U2.F7 U2.E3 U2.A7 U4.H8 U4.F8 U4.F2 U4.H3 U2.A2 U4.F7 U4.H7 U4.G2 U4.E3 U4.A2 Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass 158.4 139.9 155.4 143.6 137.8 145.4 157.1 158.5 150.3 140.8 165.4 144.7 156.4 158.6 153.4 174.2 155.5 140.8 156.6 140.5 141.6 117.1 140.8 123.4 128.1 139.2 125.3 112.8 119.1 125.8 130.6 111.8 126.6 110.7 112.4 122.4 101 119.9 132.7 115.6 134.3 134.4 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 400 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 190 686 690 686 682 686 678 682 690 686 682 686 682 678 682 686 686 682 682 682 682 686 Phụ lục 5: Kết mô Data Read Status Setup Hold Receiving Controller.Pin U1.AD2 Pass/Fail Pass Pass Margin [ps] 134 Margin [ps] 21.7 Signal/DRAM/Controller # Signal DRAM_D0 Driving DRAM.Pin U2.D7 DRAM_D1 U2.B8 U1.AE2 Pass 122.7 35.9 DRAM_D10 U2.G2 U1.AA6 Pass 140.3 14.3 DRAM_D11 U2.H7 U1.AE7 Pass 131 18.7 DRAM_D12 U2.H3 U1.AB5 Pass 142.3 9.6 DRAM_D13 U2.F2 U1.AC5 Pass 135.6 17.7 DRAM_D14 U2.F8 U1.AB6 Pass 140.9 10.5 DRAM_D15 U2.H8 U1.AC7 Pass 133.3 18.2 DRAM_D16 U3.E3 U1.AB7 Pass 135.6 10.7 10 DRAM_D17 U3.F8 U1.AA8 Pass 125.4 25.6 11 DRAM_D18 U3.H7 U1.AB9 Pass 137 14.9 12 DRAM_D19 U3.H3 U1.Y9 Pass 133.2 13.2 13 DRAM_D2 U2.C8 U1.AC4 Pass 139.1 19.3 14 DRAM_D20 U3.H8 U1.Y7 Pass 129.4 20.7 15 DRAM_D21 U3.G2 U1.Y8 Pass 129 18.3 16 DRAM_D22 U3.F7 U1.AC8 Pass 135.1 16.7 17 DRAM_D23 U3.F2 U1.AA9 Pass 126.6 21.2 18 DRAM_D24 U3.D7 U1.AE9 Pass 123.2 32.7 19 DRAM_D25 U3.A7 U1.Y10 Pass 145.9 14 20 DRAM_D26 U3.C3 U1.AE11 Pass 117.4 38.4 21 DRAM_D27 U3.C2 U1.AB11 Pass 144.6 15.1 22 DRAM_D28 U3.C8 U1.AC9 Pass 128.2 30.5 23 DRAM_D29 U3.B8 U1.AD9 Pass 116 41.2 24 DRAM_D3 U2.A3 U1.AA5 Pass 140.3 17.8 25 DRAM_D30 U3.A2 U1.AD11 Pass 118.2 40.1 26 DRAM_D31 U3.A3 U1.AC11 Pass 134.3 25.8 27 DRAM_D32 U5.E3 U1.AA17 Pass 135.3 8.5 28 DRAM_D33 U5.G2 U1.AA18 Pass 126.2 19.5 29 DRAM_D34 U5.F8 U1.AC18 Pass 126.7 25.6 30 DRAM_D35 U5.H7 U1.AE19 Pass 116.8 33.1 31 DRAM_D36 U5.H3 U1.Y17 Pass 131.5 11.8 32 DRAM_D37 U5.F2 U1.Y18 Pass 126.8 17.8 33 DRAM_D38 U5.H8 U1.AB19 Pass 128.1 24.5 34 DRAM_D39 U5.F7 U1.AC19 Pass 135.2 15 35 DRAM_D4 U2.C2 U1.AC1 Pass 125.1 32.3 36 DRAM_D40 U5.D7 U1.Y19 Pass 149.1 9.6 37 DRAM_D41 U5.B8 U1.AB20 Pass 136.1 25.3 38 DRAM_D42 U5.C2 U1.AB21 Pass 134.4 14.9 39 DRAM_D43 U5.A7 U1.AD21 Pass 135.6 23.5 123 40 DRAM_D44 U5.A2 U1.Y20 Pass 136 24.8 41 DRAM_D45 U5.C8 U1.AA20 Pass 139.4 21.6 42 DRAM_D46 U5.A3 U1.AE21 Pass 115.8 42.3 43 DRAM_D47 U5.C3 U1.AC21 Pass 138.2 9.9 44 DRAM_D48 U4.D7 U1.AC22 Pass 136.1 13.8 45 DRAM_D49 U4.C2 U1.AE22 Pass 119.5 38 46 DRAM_D5 U2.C3 U1.AD1 Pass 132.6 23.6 47 DRAM_D50 U4.C3 U1.AE24 Pass 121.5 35.3 48 DRAM_D51 U4.B8 U1.AC24 Pass 111.8 47.2 49 DRAM_D52 U4.A7 U1.AB22 Pass 133.3 26.8 50 DRAM_D53 U4.C8 U1.AC23 Pass 122.1 28.3 51 DRAM_D54 U4.A3 U1.AD25 Pass 115.9 42.1 52 DRAM_D55 U4.A2 U1.AC25 Pass 104.9 53.4 53 DRAM_D56 U4.E3 U1.AB25 Pass 129 23.9 54 DRAM_D57 U4.G2 U1.AA21 Pass 137.5 17.7 55 DRAM_D58 U4.H7 U1.Y25 Pass 131.8 19.9 56 DRAM_D59 U4.F7 U1.Y22 Pass 149.3 6.3 57 DRAM_D6 U2.A2 U1.AB4 Pass 139.4 19.5 58 DRAM_D60 U4.H3 U1.AB23 Pass 146.7 7.2 59 DRAM_D61 U4.F2 U1.AA23 Pass 139.1 16.6 60 DRAM_D62 U4.F8 U1.Y23 Pass 136.3 14.7 61 DRAM_D63 U4.H8 U1.W25 Pass 123.8 29.2 62 DRAM_D7 U2.A7 U1.AE4 Pass 139.7 17.8 63 DRAM_D8 U2.E3 U1.AD5 Pass 130.5 19.8 64 DRAM_D9 U2.F7 U1.AE5 Pass 142.2 11.2 124 Signal DRAM_A0 DRAM_A0 DRAM_A0 DRAM_A0 DRAM_A1 DRAM_A1 DRAM_A1 DRAM_A1 DRAM_A10 DRAM_A10 DRAM_A10 DRAM_A10 DRAM_A11 DRAM_A11 DRAM_A11 DRAM_A11 DRAM_A12 DRAM_A12 DRAM_A12 DRAM_A12 DRAM_A13 # 10 11 12 13 14 15 16 17 18 19 20 21 Status U2.T3 U5.N7 U4.N7 U3.N7 U2.N7 U5.R7 U4.R7 U3.R7 U2.R7 U5.L7 U4.L7 U3.L7 U2.L7 U5.P7 U4.P7 U3.P7 U2.P7 U5.N3 U4.N3 U3.N3 Pass Pass Fail Pass Fail Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Accessed Pass/Fail DRAM U2.N3 Pass Signal/Dram 58.2 -26 17.7 -20.2 93.5 72.4 91.9 53.2 76.5 76.3 79.3 84.6 96.3 44.3 76 11.1 66.6 55.8 70.5 Margin [ps] 53.4 Setup 658.6 681.9 679.2 653.8 648.1 645.3 637.4 663.4 658.1 609.2 607.5 614.3 610.9 655.9 648.7 673.4 661.2 636.8 637.2 636.7 Margin [ps] 634 Hold 326.8 257.3 247.4 267.9 269.6 307.2 308.7 321.2 309.9 322.8 320.1 310.2 306 295.9 294.2 251.5 255.8 305.8 304.5 318.6 316.9 310.7 308.4 301.1 304.4 344 338.3 341.6 332.7 315.6 315.6 311.8 306.7 327.9 329 321.9 323.4 338.6 337.8 338.2 422 391 412 407 406 412 410 408 409 427 426 419 418 408 406 395 395 411 411 410 404 421 421 418 417 419 417 413 412 418 418 422 421 446 446 445 445 446 446 445 Oversho Undersh Oversho Undersh ot oot ot Area oot Area Margin Margin Margin Margin [mV] [mV] [V*ns] [V*ns] 316.6 335.3 409 445 1482 1449 1439 1516 1488 1461 1435 1469 1441 1428 1419 1444 1437 1481 1468 1471 1453 1466 1459 1467 Margin [ps] 1456 tVAC Phụ lục 6: Kết mô đường Address, Comand, Control Vui lòng xoay ngang để xem kết mô 125 126 DRAM_A13 DRAM_A13 DRAM_A13 DRAM_A2 DRAM_A2 DRAM_A2 DRAM_A2 DRAM_A3 DRAM_A3 DRAM_A3 DRAM_A3 DRAM_A4 DRAM_A4 DRAM_A4 DRAM_A4 DRAM_A5 DRAM_A5 DRAM_A5 DRAM_A5 DRAM_A6 DRAM_A6 DRAM_A6 DRAM_A6 DRAM_A7 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 U2.R2 U5.R8 U4.R8 U3.R8 U2.R8 U5.P2 U4.P2 U3.P2 U2.P2 U5.P8 U4.P8 U3.P8 U2.P8 U5.N2 U4.N2 U3.N2 U2.N2 U5.P3 U4.P3 U3.P3 U2.P3 U5.T3 U4.T3 U3.T3 Pass Pass Fail Pass Fail Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass 11.7 54.6 -20.9 48.4 -9.7 89.2 69.4 105.3 94.7 93.2 51.1 91.6 40.1 103.5 75.3 93.6 64.3 101.3 102.6 98.8 83.8 95.9 65.2 91.6 648.3 623.1 610.7 632.7 619 654.9 638.5 654.8 642.4 658.9 655.1 668.4 663.3 625.8 623.7 643.6 633.5 594.6 592.5 620 616.3 647 654.4 652.8 287.2 323.9 320.7 315.3 322.2 329.2 329.7 323.6 324.2 317.7 310.5 299.2 291 297.7 297.2 298 298.2 306.9 303 295.9 292.8 334.9 326.5 333.7 328.7 336.4 334.8 337.6 339.6 321.5 309.7 322.3 310.8 275.5 266.6 266 262.2 269 251.9 290.3 272.4 335.7 330.2 339.4 335.1 328.4 317.7 326.1 405 399 398 401 403 423 424 422 421 381 382 383 381 381 380 378 377 405 405 400 399 421 422 421 416 430 431 435 433 441 441 440 440 392 390 387 387 393 392 394 395 439 439 444 444 403 404 402 1440 1405 1389 1399 1372 1484 1471 1477 1458 1506 1485 1486 1471 1446 1431 1449 1431 1467 1461 1473 1464 1494 1481 1496 127 DRAM_A7 DRAM_A7 DRAM_A7 DRAM_A8 DRAM_A8 DRAM_A8 DRAM_A8 DRAM_A9 DRAM_A9 DRAM_A9 DRAM_A9 DRAM_CAS_B DRAM_CAS_B DRAM_CAS_B DRAM_CAS_B DRAM_CS0_B DRAM_CS0_B DRAM_CS0_B DRAM_CS0_B DRAM_RAS_B DRAM_RAS_B DRAM_RAS_B DRAM_RAS_B DRAM_SDBA0 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 U2.M2 U5.J3 U4.J3 U3.J3 U2.J3 U5.L2 U4.L2 U3.L2 U2.L2 U5.K3 U4.K3 U3.K3 U2.K3 U5.R3 U4.R3 U3.R3 U2.R3 U5.T8 U4.T8 U3.T8 U2.T8 U5.R2 U4.R2 U3.R2 Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Fail Fail Pass Pass Pass Pass Pass Pass Pass Pass Pass 44.1 107.8 104.8 156.5 162.7 69.4 51.1 39.4 23.7 84.9 83.7 56.7 57 -8.7 -19.9 44.9 21.2 75.5 40.4 50 4.8 61.5 13.7 60.9 644.1 599.2 595 614 607.4 631.7 627.3 626.4 618.7 663 663.6 668.1 670.2 681.3 672.9 631.9 625.8 646.9 651.5 641.6 643.4 659.5 659.6 647.6 319 346.5 344.5 351.1 350.5 319.2 321.4 318.6 308.4 330.2 329.3 324 322.5 282.8 278.9 304.6 303 306.2 321 322.9 320.5 302.4 287.4 292.4 298.7 334.7 332 342.7 341.9 329.9 326.3 328.9 320.7 335.7 334.9 334.9 330.6 296.1 293.9 295.1 287.8 312.5 312.9 298.4 301.4 318.1 311.8 335.1 437 442 442 437 437 374 374 378 378 419 418 419 418 408 407 415 415 451 450 439 437 409 409 406 422 458 457 466 466 436 435 434 433 443 442 440 439 427 427 431 429 381 401 371 402 412 422 430 1426 1438 1444 1488 1489 1449 1443 1426 1422 1470 1468 1461 1460 1388 1381 1459 1445 1431 1414 1438 1417 1446 1438 1447 Phụ lục 7: Kết mơ đường tín hiệu vi sai Vui lịng xoay ngang để xem kết mơ 128 DRAM_SDBA0 DRAM_SDBA0 DRAM_SDBA0 DRAM_SDBA1 DRAM_SDBA1 DRAM_SDBA1 DRAM_SDBA1 DRAM_SDBA2 DRAM_SDBA2 DRAM_SDBA2 DRAM_SDBA2 DRAM_SDCKE0 DRAM_SDCKE0 DRAM_SDCKE0 DRAM_SDCKE0 DRAM_SDODT0 DRAM_SDODT0 DRAM_SDODT0 DRAM_SDODT0 DRAM_WE_B DRAM_WE_B DRAM_WE_B DRAM_WE_B 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 U5.L3 U4.L3 U3.L3 U2.L3 U5.K1 U4.K1 U3.K1 U2.K1 U5.K9 U4.K9 U3.K9 U2.K9 U5.M3 U4.M3 U3.M3 U2.M3 U5.N8 U4.N8 U3.N8 U2.N8 U5.M2 U4.M2 U3.M2 Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass 147.5 147.7 111.9 107.8 119.1 109.9 96.3 84.4 59 49.8 80.7 67.6 109.5 104.7 103.4 102 72.9 22.9 65.2 10.1 126.6 103 89.1 650.1 644.4 666.9 664.5 612.1 595.3 626.8 603.6 603.1 586.3 614.6 589.9 632.3 628.4 620.5 613.6 622.9 612.1 626.4 613.9 625.9 628.4 653.4 340.7 338.2 346.5 345.4 359.8 360.3 351.8 347.5 328.3 328.3 339.8 339.2 312.9 309.5 313.7 312.6 340.6 332.5 330.4 326 340.6 336.9 322.2 337.9 336.2 348 343.7 338 331.9 333.6 325.9 327.4 313.5 317.2 319.1 302.4 294.1 304.6 304.1 338.9 329.8 344 333.6 324.1 318.8 297 434 433 432 432 458 469 455 459 440 439 451 450 441 441 427 426 440 439 434 434 449 448 437 432 432 427 427 468 468 470 470 424 424 438 438 449 448 450 450 446 446 451 450 439 439 423 1507 1508 1496 1492 1455 1447 1452 1436 1371 1378 1407 1397 1467 1468 1448 1451 1412 1396 1378 1383 1488 1474 1437 Phụ lục 8: Kết mô bắt cặp cặp vi sai với xung clock Vui lịng xoay ngang để xem kết mơ 129 U1.AD18&AE18 U5.C7&B7 U1.AD20&AE20 U4.C7&B7 U1.AD23&AE23 U4.F3&G3 U1.AA25&AA24 15 DRAM_DQS5_P 16 DRAM_DQS5_P 17 DRAM_DQS6_P 18 DRAM_DQS6_P 19 DRAM_DQS7_P 20 DRAM_DQS7_P U4.F3&G3 U1.AA25&AA24 U4.C7&B7 U1.AD23&AE23 U5.C7&B7 U1.AD20&AE20 U5.F3&G3 U1.AD18&AE18 U3.C7&B7 U1.AC10&AB10 U3.F3&G3 U1.AD8&AE8 U3.F3&G3 14 DRAM_DQS4_P DRAM_DQS2_P U2.F3&G3 U1.AD6&AE6 U2.C7&B7 U1.AE3&AD3 U3.J7&K7 U2.J7&K7 U5.J7&K7 U1.AD6&AE6 U5.F3&G3 DRAM_DQS1_P U2.F3&G3 U1.AE3&AD3 13 DRAM_DQS4_P DRAM_DQS1_P U1.AC10&AB10 DRAM_DQS0_P U2.C7&B7 U1.AD14&AE14 U3.C7&B7 DRAM_DQS0_P 12 DRAM_DQS3_P DRAM_CLK1_P U1.AD14&AE14 U1.AD15&AE15 11 DRAM_DQS3_P DRAM_CLK1_P U1.AD8&AE8 DRAM_CLK0_P U1.AD15&AE15 Driver.Pins 10 DRAM_DQS2_P DRAM_CLK0_P Signal # Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Pass Status 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 400 400 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 N/A 400 400 400 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 190 190 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 N/A 190 190 190 710 N/A 718 N/A 714 N/A 710 N/A 714 N/A 710 N/A 710 N/A 714 N/A 637 644 629 101.6 N/A 110.3 N/A 106.9 N/A 96.4 N/A 111 N/A 101 N/A 97.8 N/A 110 N/A 58.7 50.6 54.7 464.5 N/A 448.7 N/A 453.4 N/A 461.6 N/A 446.1 N/A 457.5 N/A 459.2 N/A 450.7 N/A 740.3 756.5 708 Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass Pass Pass Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass N/A Pass Pass Pass Oversh Unders Oversh Unders tDVAC Vix oot hoot oot hoot Area Area Receiver.Pins Pass/Fail Margin Margin Margin Margin Margin Margin VID(AC) VID(DC) VSEH/L Pass [mV] [mV] [V*ns] [V*ns] [ps] [mV] [mV] U4.J7&K7 Pass 400 400 190 190 637 49.3 725 Pass Pass Signal/Driver/Receicer 130 Signal DRAM_DQS0_P DRAM_DQS1_P DRAM_DQS2_P DRAM_DQS3_P DRAM_DQS4_P DRAM_DQS5_P DRAM_DQS6_P DRAM_DQS7_P # Status U4 U4 U5 U5 U3 U3 U2 U2 J7&K7 J7&K7 J7&K7 J7&K7 J7&K7 J7&K7 J7&K7 J7&K7 F3&G3 C7&B7 C7&B7 F3&G3 C7&B7 F3&G3 F3&G3 C7&B7 Pass Pass Pass Pass Pass Pass Pass Pass Accessed DRAM DRAM Pass/Fail DRAM CLK Pins DQS Pins Signal/Dram 139.5 61 87 173.7 101.3 162.3 150.3 82.7 Margin [ps] 543.7 622.3 594.8 508.1 579.4 518.4 531.7 599.3 Margin [ps] DQSS DQSS - Latest Earliest DQS DQS N/A N/A N/A N/A N/A N/A N/A N/A Margin [ps] tDSS 233.3 154.8 180.2 267.4 195 256.7 243.7 176.2 Margin [ps] tDSH ... HÀ NỘI LUẬN VĂN THẠC SĨ Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc độ cao sử dụng công nghệ mạch đa lớp ĐỖ VĂN ĐẠI dai.dv202739M@sis.hust.edu.vn Ngành Kỹ thuật Điện tử Giảng viên hướng dẫn:... tác giả : ĐỖ VĂN ĐẠI Đề tài luận văn : Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc độ cao sử dụng công nghệ mạch đa lớp Chuyên ngành : Kỹ thuật Điện tử Mã số HV : 20202739M Tác giả, Người... pháp thiết kế đặc biệt để đảm bảo sản phẩm hoạt động xác ổn định thời gian dài Luận văn Thạc sĩ với đề tài: ? ?Nghiên cứu, thiết kế, chế tạo mạch điện tử tốc tộ cao sử dụng công nghệ mạch đa lớp? ??