(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA

(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA(Luận văn thạc sĩ) Thiết kế bộ lọc phần tử (Particle Filtering) Xử lý tín hiệu trên nền công nghệ FPGA

LỜI CAM ĐOAN Tơi cam đoan cơng trình nghiên cứu Các số liệu, kết nêu luận văn trung thực chưa cơng bố cơng trình khác Tp Hồ Chí Minh, ngày … tháng … năm 2014 ii CẢM TẠ Lời em xin gửi lời tri ân đến quý Thầy Cô khoa Điện điện tử trường Đại học sư phạm kỹ thuật TP Hồ Chí Minh Thầy PGS.TS Lê Tiến Thường Qua thời gian theo học trường từ năm 2012 đến 2014, với phấn đấu thân em giảng dạy quý báo quý Thầy Cô khoa Điện điện tử trường Đại học sư phạm kỹ thuật TP Hồ Chí Minh, mà đặc biệt Thầy Lê Tiến Thường tận tình hướng dẫn em hồn thành Chuyên đề 1, Chuyên đề Luận văn tốt nghiệp Hôm em đến phần cuối khóa học, thành mà học viên cao học mong muốn đạt sớm Để cảm tạ hỗ trợ quý giá quý Thầy Cô bạn giúp đỡ cho em thời gian qua, em kính chúc đến q Thầy Cơ bạn nhiều sức khỏe, thành công nhiều chúc nhà chung Trường Đại học Sư Phạm Kỹ Thuật TP Hồ Chí Minh ngày phát triển mạnh Riêng Thầy Lê Tiến Thường, em kính chúc Thầy gia đình ln nhiều sức khỏe, hạnh phúc, tiến xa đường nghiên cứu khoa học Em chân thành cảm ơn HỌC VIÊN Trần Thị Hồng Oanh iii TĨM TẮT Luận văn đề cập đến việc thiết kế lọc phần tử sử dụng thuật toán SIR để ước lượng trạng thái hệ thống giả lập sử dụng tiêu chuẩn RMSE để đánh chất lượng lọc Quá trình thiết kế lọc phần tử thực Matlab FPGA Virtex-II Pro Qua sáu tháng thực nghiệm nghiên cứu đề tài “Thiết kế lọc phần tử (Particle Filtering) xử lý tín hiệu cơng nghệ FPGA” với giáo viên hướng dẫn Thầy PGS.TS Lê Tiến Thường, đến thu kết khả quan: - Thiết kế xong lọc Phần tử ước lượng trạng thái hai mơ hình giả lập Matlab FPGA Xilinx Virtex-II Pro Mơ hình giả lập hệ thống phi tuyến nhiễu Gaussian - Tiêu chuẩn RMSE sử dụng để đánh giá trạng thái ước lượng lọc phần tử với hệ thống giả lập Matlab FPGA Kết thông số RMSE bé cho thấy trạng thái ước lượng lọc phần tử so với trạng thái thật hai mơ hình giả lập tương đối xác - Xây dựng bảng đánh giá kết trình thực thực nghiệm hai mơ hình giả lập để chứng minh tính hiệu lọc phần tử vấn đề ước lượng trạng thái số tín hiệu Các kết mô Matlab 2007b máy tính Intel(R) Core(TM) i3 CPU M370 @ 2.40 GHz cho thấy tăng số hạt lớn kết ước lượng xác; nhiễu phép đo lớn giảm hiệu ước lượng lọc phần tử - Các kết đúc kết qua báo “Particle Filter Design in a case of System Assumption implemented on Matlab and XILINX VIRTEX-II-Pro based FPGA Hardware” gửi hội nghị The Joint Conference 4S-2014/AVIC 2014 chấp nhận iv ABSTRACT The thesis is referred to the design of the Particle Filtering using the SIR Sampling Importance Resampling algorithm to estimate states of the system assumption and using RMSE criteria to evaluate the quality of the filter The design process is implemented on the Matlab and on the FPGA Virtex-II Pro After about six months of the research on “ A design of Particle Filter for signal processing based on FPGA technology” under the instruction of Associate Professor.Dr.Thuong Le-Tien, so far obtained good results: - Design Particle filters to estimate the state of the two models implemented on the Matlab and on the FPGA Virtex-II Pro The system assumption is a non-linear and Gaussian noise system - The RMSE criteria is used to evaluate estimated states of the Particle Filter for the results on Matlab and FPGA As a result, the RMSE is very small in the comparison between the estimate states and the true states of the models - We build the assessment tables of the two models experiments to demonstrate how effectiveness of the Particle Filter in the state estimation problem of signals The simulation results obtained in Matlab 2007b and Computer Intel (R) Core (TM) i3 CPU GHz M370@2.40 show the higher number of particles causing the results more accurately; the bigger the measurement noise variance reduces the estimated effect of the filter - Results are compiled through paper “Particle Filter Design in a case of System Assumption implemented on Matlab and XILINX VIRTEX-II-Pro based FPGA Hardware” sent The Joint Conference 4S-2014/AVIC 2014 has been accepted v MỤC LỤC Trang tựa Quyết định giao đề tài Lý lịch cá nhân Lời cam đoan Cảm tạ Tóm tắt Abstract Mục lục Danh sách chữ viết tắt Danh sách hình Danh sách bảng Lời mở đầu Chương TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 1.1 Tổng quan 1.2 Mục đích đề tài 1.3 Nhiệm vụ đề tài giới hạn đề tài 1.4 Phương pháp nghiên cứu 1.5 Kế hoạch thực Chương CƠ SỞ LÝ THUYẾT 2.1 Cơ sở lý thuyết lọc phần tử 2.1.1 Mơ hình Markov ẩn 2.1.2 Ước lượng đệ quy Bayes 2.1.3 Bộ lọc Kalman 2.1.4 Bộ lọc phần tử 2.1.4.1 Nền tảng toán học 2.1.4.2 Phương pháp Monte Carlo 2.1.4.3 Phương pháp lấy mẫu quan trọng 2.1.4.4 Vấn đề thối hóa mẫu 2.1.4.5 Lựa chọn tốt hàm mật độ quan trọng 2.1.4.6 Tái chọn mẫu 2.1.4.7 Thuật toán lọc phần tử 2.2 Tiêu chuẩn Root-mean-square error (RMSE) 2.3 Giới thiệu công nghệ FPGA vi TRANG i ii iii iv v vi ix xi xiii xiv 5 6 7 10 13 13 15 17 20 21 23 25 26 27 2.3.1 Công nghệ CPLD 2.3.2 Công nghệ FPGA 2.3.3 Ngôn ngữ mô tả phần cứng VHDL 2.3.4 Quá trình cài đặt chương trình FPGA 2.4 Khảo sát Kit Virtex-II Pro gói cơng cụ Xilinx 2.4.1 Kit Virtex-II Pro xc2vp30 2.4.1.1 Tổng quan kit Virtex-II Pro 2.4.1.2 FPGA kit Virtex-II Pro 2.4.1.3 Cấu hình nguồn cung cấp 2.4.1.4 Các nguồn cung cấp phân phối xung clock 2.4.1.5 Khối truyền nhận liệu Multi-Gigabit 2.4.1.6 Hệ thống RAM 2.4.1.7 Hệ thống điều khiển ACE Compact Flash 2.4.1.8 Giao tiếp Fast Ethernet 2.4.1.9 Các cổng nối tiếp 2.4.1.10 Cách dùng Led, Công tắc, nút nhấn 2.4.1.11 Cổng kết nối mở rộng 2.4.1.12 XSGA Output 2.4.1.13 AC97 Audio CODEC 2.4.1.14 CPU Trace cổng Debug 2.4.1.15 Giao tiếp chương trình cổng USB2 2.4.2 Gói cơng cụ Xilinx hỗ trợ Matlab 2.4.2.1 Xilinx Accel DSP 10.1 2.4.2.2 Xilinx System Generator 10.1 Chương THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC PHẦN TỬ TRÊN KIT VIRTEX-II PRO XC2VP30-7FF896 3.1 Mơ hình khơng gian trạng thái 3.2 Thiết kế lọc phần tử kit Virtex-II Pro 3.2.1 Lưu đồ giải thuật lọc phần tử 3.2.2 Thiết kế lọc phần tử ước lượng hệ thống giả lập FPGA 3.2.2.1 Thiết kế khối lọc phần tử AccelDSP 10.1 3.2.2.2 Xây dựng mơ hình mơ System Generator 10.1 3.2.2.3 Thực mô trực tiếp FPGA Virtex-II Pro 3.3 Mô lọc phần tử ước lượng trạng thái hệ thống giả lập Matlab FPGA vii 27 28 33 33 37 37 37 39 41 41 42 42 43 43 44 44 44 45 45 45 45 46 46 49 51 51 51 52 53 54 61 62 65 3.3.1 Giao diện 3.3.2 Giao diện thiết kế lọc phần tử ước lượng trạng thái mơ hình giả lập 3.3.3 Mơ hình giả lập 3.3.3.1 Hệ thống khối lọc phần tử ước lượng trạng thái mơ hình giả lập 3.3.3.2 Mô lọc phần tử Matlab FPGA mơ hình 3.3.4 Mơ hình giả lập 3.3.4.1 Hệ thống khối lọc phần tử ước lượng trạng thái mơ hình giả lập 3.3.3.2 Mô lọc phần tử Matlab FPGA mơ hình Chương KẾT LUẬN 4.1 Đánh giá kết 4.2 Kết luận 4.3 Hướng phát triển đề tài TÀI LIỆU THAM KHẢO PHỤ LỤC viii 65 65 66 66 70 73 73 77 80 80 81 81 82 85 DANH SÁCH CÁC CHỮ VIẾT TẮT PF Particle filter HMM Hidden Markov Model PDF Probability density function EKF Extended Kalman filter UKF Unscented Kalman Filter SMC Sequential Monte Carlo RMS Root-mean-square RMSE Root-mean-square error MCMC Markov Chain Monte Carlo IS Importance Sampling SIS Sequential Importance Sampling SIR Sampling Importance Resampling CDF Cumulative Distribution Function FPGA Field Programable Gate Aray PLD Programable Logic Device PAL Programmable Array Logic CPLD Complex Programable Logic Device LAB Logic Array Block PIA Programmable Interconnect Array AIM Advance Interconnect Matrix VHDL VHSIC hardware description language HDL Hardware description language RTL Register transfer level FB Function Block ASIC Application-specific integrated circuit CLB Configurable Logic Block IOB Input/Output Block ix LUT Look up table ACE Advanced Configuration Environment MAC Media Access Controller PLB Processor Local Bus OPB On-Chip Peripheral Bus RLT Register Transfer Level HDL Hardware description Language CAD Computer Aided Design MGT Multi-Gigabit Transceiver ACE Advanced Configuration Environment SATA Serial Advanced Technology Attachment SMA Sub-Miniature A x DANH SÁCH CÁC HÌNH HÌNH TRANG Hình 2.1: Các chuyển tiếp trạng thái mơ hình Hidden Markov Hình 2.2: Ví dụ lấy mẫu dựa đại diện PDF 17 Hình 2.3: Ví dụ thuật tốn Resampling 24 Hình 2.4: Sơ đồ khối CPLD 28 Hình 2.5: Mơ hình FPGA 29 Hình 2.6: CLBs Interconnects 30 Hình 2.7: Cấu trúc Logic Blocks 31 Hình 2.8: Các lọai FPGA 32 Hình 2.9: Qui trình thiết kế chip dựa VHDL 34 Hình 2.10: Hệ thống CAD tiêu biểu cho FPGAs 35 Hình 2.11: Kit Virtex II _ PRO 37 Hình 2.12: Sơ đồ khối kết nối kit 39 Hình 2.13: Các khối giao tiếp VIRTEX-II PRO Platform FPGA 40 Hình 2.14: Cửa sổ cơng cụ tổng hợp AccelDSP 46 Hình 2.15: Các bước thực Flows AccelDSP 47 Hình 2.16: Chọn Flow mở mở dự án 49 Hình 2.17: Chọn cấu hình phần cứng kit Virtex-II Pro 49 Hình 3.1: Lưu đồ lọc Particle 52 Hình 3.2: Tạo Flow cho hệ thống 53 Hình 3.3: Quy trình tạo khối IP Core khối “dexuathat1” 54 Hình 3.4: Tạo project 55 Hình 3.5: : Project dexuathat1 tạo AccelDSP 55 Hình 3.6: Đồ thị mơ hình dấu chấm động 56 Hình 3.7: Cửa sổ Project Explorer phân tích mơ hình dấu chấm động 56 Hình 3.8: Cửa sổ Project Explorer tạo mơ hình dấu chấm cố định 57 Hình 3.9: So sánh đồ thị mơ hình dấu chấm động dấu chấm cố định 58 Hình 3.10: Cửa sổ Project Explorer tạo mơ hình RLT 58 Hình 3.11: Các báo cáo tạo mơ hình RLT 59 Hình 3.12: Giao diện mơ HDL 60 Hình 3.13: Khối dexuathat1 Version Info 60 Hình 3.14: Thư viện Simulink Matlab 61 Hình 3.15: Thiết kế lọc phần tử Xilinx System Generator 10.1 61 xi THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Để đánh giá trạng thái ước lượng lọc phần tử mô hình thay đổi số hạt từ 10 đến 500, số vòng lặp 10, nhiễu phép đo Kết thể hiển bảng 3.1 Số hạt RMSE Matlab RMSE FPGA 10 0.1078 0.3318 100 0.095496 0.2302 200 0.084806 0.1498 500 0.079076 0.1237 Bảng 3.1: RMSE mơ hình số hạt thay đổi từ 10 đến 500 Bảng 3.1 ta thấy số hạt tăng RMSE giảm trạng thái ước lượng PF xác Trạng thái ước lượng lọc phần tử bị ảnh hưởng nhiều thay đổi can thiệp nhiễu phép đo từ 0.1 đến 5, số hạt 10, số vòng lặp 10 Nhiễu phép đo RMSE Matlab RMSE FPGA 0.1 0.0631 0.2547 0.1078 0.3318 0.1386 0.4212 0.1460 0.5203 Bảng 3.2: RMSE mơ hình nhiễu thay đổi từ 0.1 đến Bảng 3.2 cho thấy tăng lượng nhiễu phép đo RMSE tăng lên Điều làm giảm hiệu ước lượng lọc phần tử Trong mơ hình này, thông số RMSE lọc phần tử Matlab thấp FPGA Điều chứng tỏ việc thực lọc phần tử Matlab đạt hiệu FPGA THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 72 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG 3.3.4 Mơ hình giả lập xk  0.914* xk 1  0.25* rand  wk 1 , wk 1  N (0, Q) (3.6) zk  0.334* xk  vk , vk  N (0, R) (3.7) với wk 1 vk nhiễu Gauss 3.3.4.1 Hệ thống khối lọc phần tử ước lượng trạng thái mơ hình giả lập Hình 3.34 Hệ thống lọc phần tử ước lượng trạng thái giả lập mơ hình * Khối khởi tạo hạt Trong khối hạt tạo theo phân phối xác suất: xpart(i) = x + sqrt(P) * randn; THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 73 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Hình 3.35 Thiết kế khối khởi tạo hạt mơ hình * Khối đề xuất hạt Hình 3.36 Thiết kế khối đề xuất hạt mơ hình - Khối “dexuathat1s2” thực chức năng: xpartminus(i) = 0.914 * xpart(i)+ 0.25*rand +Q1; ypart = 0.334*xpartminus(i); vhat = y - ypart; vhat1=vhat*vhat/(2*R); THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 74 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG * Khối cập nhật trọng lượng Hình 3.37 Thiết kế khối cập nhật lượng mơ hình - Khối “accel_exp_df, ham mu, kqexp” để tính hàm mũ: exp(-vhat1) - Khối “trongluong2s2” dùng để tính: (1 / sqrt(R) / sqrt(2*pi)) * exp(-vhat1) * Khối chuẩn hóa trọng lượng Hình 3.38 Thiết kế khối chuẩn hóa trọng lượng mơ hình - Khối “chuanhoatrongso1” để tính: wsum = sum(w) - Khối “chuanhoatrongso” để tính: w(i) = w(i) / wsum * Khối tái chọn mẫu - Khối “tcm1” để tính: wtempsum(m)=wtempsum(m-1)+w(m); - Khối “tcm2” tính: u(j)=u(1)+(1/N)*(j-1); THIẾT KẾ VÀ MƠ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 75 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG - Khối “tcm3” dùng so sánh: while u(j) > wtempsum(m) m=m+1; end xpart(j)=xpartminus(m); w(j)=1/N; m=m; Hình 3.39 Thiết kế khối tái chọn mẫu mơ hình * Khối xuất liệu ngõ Giá trị ước lượng thu sau tính trung bình hạt: xhatPart=sum(xpart)/N; Hình 3.40 Thiết kế khối tính giá trị ước lượng thu mơ hình THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 76 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG 3.3.4.2 Mô lọc phần tử Matlab FPGA mơ hình * Mô lọc phần tử Matlab mơ hình (a) (b) Hình 3.41: Mơ lọc phần tử Matlab mơ hình (a) Số hạt 10, vòng lặp 10, phương sai nhiễu phép đo (b) Số hạt 100, vòng lặp 49, phương sai nhiễu phép đo Thông số RSME quan sát 0.021535 0.11606 cho thấy sai khác trạng thái thật trạng thái ước lượng tương đối nhỏ * Mô lọc phần tử FPGA mơ hình (a) (b) Hình 3.42: Mơ lọc phần tử FPGA mơ hình (a) Số hạt 10, vòng lặp 10, phương sai nhiễu phép đo (b) Số hạt 100, vòng lặp 49, phương sai nhiễu phép đo THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 77 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Kết thiết kế lọc phần tử FPGA mơ hình thể hình 3.42 Thơng số RSME quan sát 0.029764 0.11265 cho thấy sai khác trạng thái thật trạng thái ước lượng nhỏ chấp nhận * Mô lọc phần tử Matlab FPGA mơ hình Hình 3.43: Mơ lọc phần tử Matlab FPGA mơ hình Tín hiệu đưa vào hàm “rand” thay đổi Do đó, thời điểm quan sát hàm “rand” có giá trị khác Vì vậy, quan sát hình 3.43 ta thấy giá trị thật mô Matlab so với giá trị thật mô FPGA khác Do dẫn đến giá trị ước lượng lọc phần tử Matlab FPGA khác Nhìn chung, dựa vào quan sát này, thơng số RMSE Matlab 0.021535 FPGA 0.029764 nhỏ Hiệu ước lượng lọc phần tử bảo đảm ngõ vào hàm “rand” mơ hình Trạng thái ước lượng lọc phần tử so với trạng thái thật mơ hình thay đổi số hạt từ 10 đến 500, số vòng lặp 10, nhiễu phép đo thể bảng 3.3 THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 78 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Số hạt RMSE Matlab RMSE FPGA 10 0.0297 0.029764 100 0.0054 0.0120 200 0.0051 0.0093 500 0.0045 0.0059 Bảng 3.3: RMSE mơ hình số hạt thay đổi từ 10 đến 500 Tương tự mơ hình 1, mơ hình quan sát bảng 3.3 ta thấy tăng số hạt RMSE giảm Điều cho thấy trạng thái ước lượng PF xác Ta xem xét trạng thái ước lượng lọc phần tử bị ảnh hưởng nhiễu phép đo từ 0.1 đến 5, số hạt 10 số vòng lặp 10 bảng 3.4 Nhiễu phép đo RMSE Matlab RMSE FPGA 0.1 0.0122 0.028 0.0297 0.0297 0.0303 0.03466 0.0320 0.03652 Bảng 3.4: RMSE mơ hình nhiễu thay đổi từ 0.1 đến Cũng giống mơ hình 1, quan sát bảng 3.4 cho thấy tăng lượng nhiễu phép đo RMSE giảm Điều cho thấy nhiễu phép đo ảnh hưởng xấu đến chất lượng việc ước lượng lọc phần tử Tóm lại, qua kết mơ cho ta thấy lọc phần tử thiết kế thành công Matlab FPGA Virtex-II Pro Thơng qua mơ hình 3.33 hình 3.43 cho thấy lọc phần tử thiết kế xác hiệu FPGA Virtex-II Pro THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC TRÊN KIT VIRTEX-II PRO 79 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG CHƯƠNG KẾT LUẬN 4.1 Đánh giá kết Trong việc thi công phần mềm mô Matlab phần cứng FPGA Virtex-II Pro, học viên xây dựng chương trình lọc phần tử ước lượng trạng thái hai mơ hình giả lập đánh giá tiêu chuẩn RMSE thể qua bảng 4.1 bảng 4.2 Trong bảng 4.1, quan sát trạng thái ước lượng PF so với trạng thái thật thay đổi số hạt từ 10 đến 500, số vòng lặp 10, nhiễu phép đo Số hạt 10 100 200 500 RMSE mô hình Matlab 0.1078 0.095496 0.084806 0.079076 RMSE mơ hình FPGA 0.3318 0.2302 0.1498 0.1237 RMSE mơ hình Matlab 0.0297 0.0054 0.0051 0.0045 RMSE mơ hình FPGA 0.029764 0.0120 0.0093 0.0059 Bảng 4.1: RMSE số hạt thay đổi từ 10 đến 500 Trong bảng 4.2, quan sát trạng thái ước lượng PF so với trạng thái thật thay đổi nhiễu từ 0.1 đến 5, số hạt 100, số vòng lặp 10 Nhiễu phép đo 0.1 RMSE mơ hình Matlab 0.0631 0.1078 0.1386 0.1460 RMSE mơ hình FPGA 0.2547 0.3318 0.4212 0.5203 RMSE mơ hình Matlab 0.0122 0.0297 0.0303 0.0320 RMSE mơ hình FPGA 0.028 0.0297 0.03466 0.03652 Bảng 4.2: RMSE nhiễu thay đổi từ 0.1 đến Kết ước lượng cho thấy tăng số hạt lớn kết ước lượng xác; nhiễu phép đo lớn giảm hiệu ước lượng lọc phần tử KẾT LUẬN 80 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG 4.2 Kết luận Đề tài hoàn thành thời gian qui định có báo gửi hội nghị The Joint Conference 4S-2014/AVIC 2014 chấp nhận Nội dung báo “Particle Filter Design in a case of System Assumption implemented on Matlab and XILINX VIRTEX-II-Pro based FPGA Hardware” Mục đích báo sử dụng giải thuật SIR để thiết kế lọc phần tử Matlab FPGA Virtex-II Pro; sử dụng tiêu chuẩn RMSE để đánh giá trạng thái ước lượng lọc phần tử Kết thu từ việc mô Matlab FPGA Virtex-II Pro cho thấy phần tử ước lượng trạng thái xác hiệu hệ thống giả lập Bộ lọc phần tử thiết kế thành công Matlab FPGA Xilinx VirtexII Pro (XC2VP30-7ff896) Thông số RMSE thấp cho thấy trạng thái ước lượng lọc phần tử xác so với trạng thái thật 4.3 Hướng phát triển đề tài Ngày lĩnh vực công nghệ phát triển vượt bậc, chất lượng công nghệ ngày nâng cao Với khả tích hợp vi mạch điện tử làm cho nhà thiết kế dễ dàng triển khai ý tưởng FPGA Đó lý mà đề tài đặc biệt quan tâm đến chất lượng tính ứng dụng Để tiếp tục nghiên cứu đề tài này, học viên thực nhận thấy có hướng phát triển sau: - Cải tiến thuật toán lọc phần tử để ước lượng trạng thái hệ thống ứng dụng thời gian thực xác hơn, giảm sai số trạng thái thật so với trạng thái ước lượng - Xây dựng ứng dụng thời gian thực theo vết đối tượng thơng tin vơ tuyến, xử lí tín hiệu viễn thơng … KẾT LUẬN 81 TRẦN THỊ HỒNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG TÀI LIỆU THAM KHẢO TIẾNG VIỆT Lê Hoài Bắc - Nguyễn Phi Vũ, Lọc Particle dựa màu ứng dụng vào hệ thống theo dõi giao thơng, Tạp chí BCVT & CNTT kỳ 10/2007 Trần Công Chiến, Xây dựng hệ thống quan sát theo vết đối tượng cho robot tự hành, Đại học Lạc Hồng, 2012 Nguyễn Đình Phú, Giáo trình Kỹ Thuật PLD ASIC, Đại học Sư Phạm Kỹ Thuật TP.HCM, 2007 TIẾNG NƯỚC NGOÀI Dr Steven Kay, Practical statistical signal processing using matlab, ATI’s Practical Statistical Signal Processing Aku Sepänen, State Estimation in Process Tomography, University of Kuopio, Finland, Technical report 2005 Dieter Fox- Jeffrey Hightower- Lin Liao- Dirk Schulz- Gaetano Borriello, Bayesian Filters for Location Estimation, University of Washington, Dept of Computer Science & Engineering, Seattle, WA Intel Research Seattle, Seattle, WA, September 2003 Sankalita Saha- Neal K Bambha- Shuvra S Bhattacharyya, A parameterized design frame work for hardware implement of Particle Filters; In Proceedings of the International Conference on Acoustics, Speech, and Signal Processing; Las Vegas, Nevada, March 2008 http://en.wikipedia.org/wiki/Root-mean-square_deviation TÀI LIỆU THAM KHẢO 82 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Ristic- M.S Arulampalam and N Gordon, Beyond the Kalman Filter Particle Filters for Tracking Applications, Artech House, Boston, 2004 10 Chen Hongyan and Wang Lisheng, Software and Hardware Implementation of IIR Based on Matlab&Acceldsp, The 2nd International Conference on Computer Application and System Modeling, Shanghai, China, 2012 11.Thomas B Schön, Solving Nonlinear State Estimation Problems Using Particle Filters – An Engineering Perspective, Technical report from Automatic Control at Linkưpings universitet, Norway, May 2010 12 Alfonso Rodríguez Medina, Hardware-Based Particle Filter with Evolutionary Resampling Stage, Master thesis, 3-2014, Universidad Politécnica de Madrid 13 M Ownby, W H Mahmoud, A design methodology for implementing DSP with Xilinx System Generator for Matlab, Tennessee Technological University, American, 2003 14 Fei Xing, Particle Filters for Nonlinear/Heavy-Tailed Model: Bootstrap Method, Mathematics Department., University of Tennessee, Knoxville, April 24, 2012 15 Rudolph van der Merwe- Arnaud Doucet- Nando de Dreitas- Eric Wan, The Unscented Particle Filter, Technical report, Cambrige University, 2000 16 Sanjeev Arulampalam- Simon Maskell- Neil Gordon- Tim Clapp, A Tutorial on Particle Filters for on-line Non-linear/Non-Gaussian Bayesian Tracking IEEE Transactions on Signal Processing, vol 50, pp 174-188, 2001 17 Brian D.O Anderson and John B Moore, Optimal Filtering, Prentice-Hall, New Jersey, 1979 TÀI LIỆU THAM KHẢO 83 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG 18 www.Xilinx.com 19 www.mathworks.com 20 Greg Welch and Gary Bishop, An Introduction to the Kalman Filter,Technical Report University of North Carolina at Chapel Hill, Chapel Hill, NC, USA, 1995 21 M.D Petar- H.K Jayesh- Z Jianqui- H Yufei- G Tadesse- F.b.Monica, and M Joaquin, Particle Filtering, IEEE Signal Processing Magazine, September 2003 22 Fei Yan- William J Christmas- Josef Kittler, A Tennis Ball Tracking Algorithm for Automatic Annotation of Tennis Match, Proceedings of the British Machine Vision Conference 2005, Oxford, UK, September 2005 23 Peter Thorwartl, FPGAs for High Speed Digital Signal Processing, University of Campinas, Brazil, 2008 24 Zhanyu Ma, Non-Gaussian Statistical Models and Their Applications, School of Electrical Engineering, Stockholm, Sweedem, 2011 25 Eric Cigan- Narinder Lall, Integrating MATLAB Algorithms into FPGA Designs, AccelChip Inc and Xilinx Inc, 2005 26 N.J.Gordon- D.J.Salmond- A.F.M.Smith, Novel approach to nonlinear/nonGaussian Bayesian state estimation, IEE PROCEEDINGS-F, Vol.140, No.2, April, 1993 27 AccelDSP Synthesis Tool User Guide, Vol.UG634 (v11.4), www.Xilinx.com 28 Zhengjie WANG - Xiaoguang ZHAO - Xu QIAN, Unscented particle filter with systematic resampling localization algorithm based on RSS for mobile wireless sensor networks, Conference on Mobile Ad-hoc and Sensor Networks, 2012 TÀI LIỆU THAM KHẢO 84 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG PHỤ LỤC Phụ lục 1: Code chương trình mơ hệ thống giả lập matlab STT Tên chương trình Systemassumption1.m Systemassumption2.m Guibia.m Simulationmatlab.m Chức làm việc Bộ lọc Particle ước lượng trang thái hệ thống giả lập Bộ lọc Particle ước lượng trang thái hệ thống giả lập Giao diện chương Giao diện lọc Particle ước lượng trạng thái hệ thống giả lập hệ thống giả lập 2 Phụ lục 2: Code chương trình mơ hệ thống giả lập Xilinx System Generator 10.1 STT Tên chương trình Pariclefilteringsystem1.mdl Pariclefilteringsystem2.mdl PHỤ LỤC Chức làm việc Bộ lọc Particle ước lượng trang thái hệ thống giả lập FPGA Virtex-II Pro Bộ lọc Particle ước lượng trang thái hệ thống giả lập FPGA Virtex-II Pro 85 TRẦN THỊ HOÀNG OANH S K L 0 ... thiết kế lọc phần tử dừng lại mô phần mềm Matlab OpenCV * Các nghiên cứu lọc phần tử nƣớc đƣợc công bố: TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN... đƣợc sử dụng lựa chọn bƣớc thiết kế quan trọng việc thiết kế lọc phần tử CƠ SỞ LÝ THUYẾT 22 TRẦN THỊ HOÀNG OANH THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN... Cơ sở lí thuyết Chương 3: Thiết kế mô lọc phần tử Kit Virtex-II Pro XC2VP30-7FF896 Chương 4: Kết luận xv THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CƠNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN