(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp

(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp(Luận văn thạc sĩ) Thiết kế bộ nhớ cam công suất thấp

LỜI CAM ĐOAN Tơi cam đoan cơng trình nghiên cứu Các số liệu, kết nêu luận văn trung thực chƣa đƣợc cơng bố cơng trình khác Tp Hồ Chí Minh, ngày 08 tháng 04 năm 2018 Đàm Trọng Luân viii LỜI CẢM ƠN  Trong suốt q trình thực luận văn, Tơi nỗ lực phấn đấu hoàn thành nội dung chi tiết yêu cầu ban đầu đặt Tuy nhiên, thành đạt đƣợc không kết cố gắng riêng tơi mà cịn truyền đạt, đóng góp ý kiến, hƣớng dẫn hỗ trợ tận tình Thầy, Cơ môn Điện Tử, Khoa Điện-Điện Tử thái độ nhiệt tình bạn lớp cơng việc đánh giá kết thực tiễn đề tài Tôi xin gửi lời cảm ơn sâu sắc tới Thầy Võ Minh Huân, ngƣời có định hƣớng, hƣớng dẫn trình bày đề tài, lời cảm ơn chân thành đến bạn lớp, Thầy Cô môn Điện Tử Thầy Cô Khoa Điện-Điện Tử TP Hồ Chí Minh tháng 04 năm 2018 Đàm Trọng Ln ix TĨM TẮT Trong đề tài tơi thực thiết kế mô nhớ CAM công suất thấp Bộ nhớ địa nội dung (CAM) so sánh liệu lƣu trữ với liệu tìm kiếm trả địa phù hợp CAM đƣợc sử dụng nhiều chuyển tiếp gói tin phân loại gói tin Router Internet Đề tài thiết kết nhớ CAM thông thƣờng nhớ CAM kết hợp với nguồn tiết kiệm lƣợng “Power Control” Bộ nhớ CAM kết hợp giúp tiết kiệm điện mà không giảm tốc độ tỉ trọng nhớ so với CAM thơng thƣờng Sau đó, tiến hành đo thông số tiêu hao lƣợng hai thiết kế tiến hành so sánh kết In this topic, I am designing and simulating low power CAM memory The content address (CAM) memory will compare the stored data with the search data and return the appropriate address CAM is used extensively in packet forwarding and packet sorting in Internet routers The subject designates a conventional CAM memory and a CAM memory combined with an energy saving source "Power Control" Integrated CAM memory saves power without sacrificing speed and memory compared to conventional CAM Then I will measure the energy consumption of the two designs and and compare the results x MỤC LỤC Trang tựa Trang XÁC NHẬN CỦA CÁN BỘ HƢỚNG DẪN QUYẾT ĐỊNH GIAO ĐỀ TÀI LÝ LỊCH KHOA HỌC vii LỜI CAM ĐOAN viii LỜI CẢM ƠN ix TÓM TẮT x MỤC LỤC xi DANH MỤC CÁC HÌNH xiv Chƣơng 1: TỔNG QUAN ĐỀ TÀI 1.1 Đặt vấn đề .1 1.2 Tình hình nghiên cứu đề tài 1.3 Nhiệm vụ nghiên cứu 1.4 Đối tƣợng phạm vi nghiên cứu 1.5 Phƣơng pháp nghiên cứu 1.6 Bố cục đề tài Chƣơng 2: CƠ SỞ LÝ THUYẾT LIÊN QUAN .4 2.1 Công nghệ Low Power 2.1.1 Khái niệm 2.1.2 Tại phải sử dụng low power 2.1.3 Các công nghệ Low power 2.1.4 Tổng hợp kỹ thuật thiết kế Low power 2.2 Công nghệ Power-gating 2.2.1 Tổng quan 2.2.2 Các thông số 2.2.3 Các phƣơng pháp Power gating 2.3 Công nghệ 45 nm 12 2.4 Tìm hiểu CAM .15 xi 2.5 CAM sử dụng Parity bit 24 Chƣơng 3: THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP 26 3.1 Thiết kế nhớ CAM thông thƣờng 26 3.2 Thiết kế nhớ CAM đề xuất 27 3.2.1 Bộ nguồn tiết kiệm lƣợng “Power Control” 27 3.2.2 Thiết kế nhớ CAM Parity Bit .28 3.2.3 Thiết kế nhớ CAM Cell với CAM Parity bit kết nối với 29 3.3 Các cơng thức tính tốn nhớ CAM 30 3.3.1 Công thức tính thời gian Matchline Delay 30 3.3.2 Cơng thức tính cơng suất tiêu thụ 30 Chƣơng 4: KẾT QUẢ MÔ PHỎNG 32 4.1 Mô CAM thông thƣờng .32 4.1.1 Mô CAM thông thƣờng trƣờng hợp đồng liệu .32 4.1.2 Mô CAM thông thƣờng trƣờng hợp đồng liệu .33 4.2 Mô nhớ CAM đề xuất 34 4.3 Mô chuỗi CAM Cell dùng Parity Bit 36 4.3 So sánh kết tính tốn mơ CAM Normal CAM Proposed .40 4.3.1 Đo dòng Matchline CAM Normal CAM Proposed 40 4.3.2 Đo dòng rò CAM Normal CAM Proposed 41 4.3.3 Thời gian Delay hai CAM Normal CAM Proposed 42 4.3.4 Phân tích ảnh hƣởng điện áp cung cấp tới dòng rò 43 Chƣơng 5: KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN ĐỀ TÀI 45 5.1 Kết luận .45 5.2 Hƣớng phát triển 45 xii DANH MỤC BẢNG Bảng Trang Bảng 1: Bảng liệu mô 36 xiii DANH MỤC CÁC HÌNH Hình Trang Hình 1: Q trình phát triển cơng nghệ Low power Hình 2: Static Voltage Scaling[5] Hình 3: Dynamic Voltage and Frequency Scaling[5] Hình 4: Adaptive Voltage Scaling[5] Hình 5: Tổng hợp kỹ thuật thiết kế Low power[5] Hình 6: Sơ đồ khối Power gating Hình 7: Thông số cực cổng Power gating .9 Hình 8: Fine-grain power gating[5] .10 Hình 9: Coarse-grain power gating 10 Hình 10: Isolation cells[5] .11 Hình 11: Retention registers[5] 12 Hình 12: Sơ đồ khối CAM 16 Hình 13: Sơ đồ đơn giản CAM 17 Hình 14: Mạch Read, Write liệu cho SRAM Cell 18 Hình 15: Khảo sát mạch Write .18 Hình 16: Dạng sóng tín hiệu precharge Write set – up 19 Hình 17: Hoạt động ghi bit vào SRAM Cell .20 Hình 18: Hoạt động ghi đọc bit SRAM Cell 21 Hình 19: Sơ đồ NOR cell .22 Hình 20: Sơ đồ mạch liên kết nhiều CAM cell 23 Hình 21: Ba giai đoạn đánh giá matchlines 23 Hình 22: Dữ liệu đƣợc thêm vào Parity bit 25 Hình 23: Dữ liệu ML trƣờng hợp 1-mismatch kiến trúc kiến trúc sử dụng Parity bit .25 Hình 1: Bộ nhớ CAM thông thƣờng 26 Hình 2: Bộ nhớ CAM đề xuất 27 Hình 3: Cổng logic Parity bit .28 xiv Hình 4: Sơ đồ kết nối CAM cell .29 Hình 1: Kết tín hiệu ML trƣờng hợp missmatch 32 Hình 2: Kết tín hiệu ML trƣờng hợp match 33 Hình 3: Kết tín hiệu ML trƣờng hợp missmatch CAM đề xuất 35 Hình 4: Kết tín hiệu ML trƣờng hợp match CAM đề xuất 35 Hình 5: Tín hiệu ML 36 Hình 6: Kết matchline trƣờng hợp đồng liệu .37 Hình 7: Kết dạng sóng trƣờng hợp mismatches 38 Hình 8: Kết dạng sóng trƣờng hợp mismatches 39 Hình 9: Dịng matchline CAM Normal CAM Proposed 40 Hình 10: Dịng rị CAM Normal CAM Proposed .41 Hình 11: Thời gian Delay CAM Normal CAM Proposed 42 Hình 12: Thời gian Delay CAM Normal CAM Proposed trƣờng hợp khác 43 Hình 13: Dịng dò CAM Proposed 44 xv DANH MỤC TỪ VIẾT TẮT CAM Content-addressable memory SRAM Static random access memory PC Precharge R Read enable WL word line WE Write enable D, ̅ Data, complement of data BL, ̅̅̅̅ Bit line, complement of bit line ML Matchline xvi Chƣơng TỔNG QUAN ĐỀ TÀI 1.1 Đặt vấn đề Trên giới, công nghệ vi mạch đƣợc nghiên cứu phát triển theo hƣớng ngày mỏng hơn, tốn diện tích hơn, có hiệu suất cao đặc biệt tiêu thụ lƣợng Vì nhớ CAM vậy, công nghệ 10-nm, 7-nm nhiều công nghệ nhỏ đƣợc nghiên cứu Các cơng nghệ có ƣu điểm, khuyết điểm riêng, để thực yêu cầu đề sản phẩm sản xuất tuân theo công nghệ tƣơng ứng Hầu hết sản phẩm công nghệ 10-nm dần đƣợc thay công nghệ 7-nm Bộ nhớ CAM hoạt động định tuyến mạng để chuyển tiếp gói liệu, phân loại gói tin nhƣ ứng dụng đòi hỏi việc tra cứu bảng địa tốc độ cao Với xu công nghệ ngày yêu cầu thiết bị theo hƣớng tiết kiệm lƣợng, tiết kiệm diện tích đồng thời nâng cao hiệu xuất làm việc nên học viên chọn đề tài “Thiết Kế Bộ Nhớ CAM Công Suất Thấp” nhằm đáp ứng theo xu hƣớng công nghệ ngày 1.2 Tình hình nghiên cứu đề tài Năm 2012 Anh-Tuan Do, Shoushun Chen cộng cho mắt báo “A High Speed Low Power CAM With a Parity Bit and Power - Gated ML Sensing‟‟ họ trình bày thức hoạt động CAM parity bit giảm delay 39% kết hợp với gated-power giảm điện tiêu thụ trung bình 64% so với CAM thông thƣờng[1] Năm 2015 Shixiong Jiang, Pengzhan Yan cộng cho mắt báo “A High Speed and Low Power Content-addressable Memory(CAM) Using Pipelined Scheme” họ thiết kế kỹ thuật định tuyến hoạt động tìm kiếm cách phân chia hoạt động matching đơn giản thành vài phân đoạn cho dòng ghi tìm kiếm khác sử dụng kỹ thuật multi-bank để tìm kiếm liệu cấu trúc 4.2 Mơ nhớ CAM đề xuất Trên hình 4.3 kết mơ q trình làm việc nhớ CAM Tín hiệu EN tín hiệu cho phép điều khiển nguồn “Power Control” hoạt động, EN hai trạng thái cao thấp Khi EN mức thấp trình mà phần cell nhớ CAM thực trình ghi liệu vào SRAM trình precharge cho searchlines (SL) Và EN mức cao trình so sánh liệu đƣợc diễn định mức điện áp Matchlines (ML) trạng thái đồng (match) hay khơng đồng (mismatch) Theo nhƣ kết hình trên, học viên mô thu đƣợc kết ML trƣờng hợp đồng bộ, mức điện áp ML mức thấp trì phiên làm việc so sánh từ ns đến 6ns, lí giải cho việc ML mức thấp trƣờng hợp đồng xảy ra, học viên đƣa lời giải thích dựa ngun lí làm việc mạch so sánh hình 3.2, giả sử lúc liệu sl = 0, notsl = 1, A = B = có nghĩa lúc liệu so sánh liệu tìm kiếm đồng tất transistor M1, M2, M3 M4 mạch so sánh khơng có bên dẫn điện áp ML đƣợc giữ mức thấp giống với trạng thái trƣớc nhƣ hình 4.4 Và trƣờng hợp ngƣợc lại bất đồng xảy làm cho cặp transistor M1 M2 hay M3 M4 dẫn, điện áp ML đƣợc đẩy lên mức cao nhƣ hình 4.3 nhƣng trạng thái transistor Px nguồn “Power Control” phụ thuộc vào mức điện áp ML ngƣỡng định tự động đóng ngắt nên mức điện áp ML không vƣợt 0.5V nhỏ điện áp VDD.[1] 34 Hình 3: Kết tín hiệu ML trƣờng hợp missmatch CAM đề xuất Hình 4: Kết tín hiệu ML trƣờng hợp match CAM đề xuất Đánh giá mức điện áp ML đƣợc dựa số lƣợng không đồng (mismatches) xảy nhớ CAM pha làm việc, dựa kết mơ nhiều mismatches xảy điện áp ML đƣợc nạp lên nhanh hơn, hình 4.5 mơ tả điện áp trạng thái ML 35 Matchlines (ML) 0.6 0.5 V 0.4 0.3 0.2 0.1 0 0.10.20.30.40.50.60.70.80.9 1.11.21.31.41.51.61.71.81.9 time (µs) matched mismatch mismatches Hình 5: Tín hiệu ML 4.3 Mô chuỗi CAM Cell dùng Parity Bit Giả sử có liệu gửi vào SRAM luồng liệu search data nhƣ bảng Học viên tiến hành mô theo nhƣ bảng thấy đƣợc hoạt động rõ ràng Parity bit đƣợc thêm vào liệu tìm kiếm liệu lƣu trữ Ở học viên tiến hành thực mô chuỗi liệu bao gồm bit với bit liệu bit Parity đƣợc tính tốn thêm vào Parity Dữ liệu lƣu bit nhớ P BL1 BL2 BL3 BL4 BL5 BL6 BL7 0 0 1 0 0 0 0 1 1 1 1 Search data 0 0 Bảng 1: Bảng liệu mô Dữ liệu đƣợc đƣa vào bao gồm Search Data liệu ghi vào SRAM nhƣ chuỗi bit 00000101 cho SRAM chuỗi tƣơng tự Search data, dựa vào số bit 36 liệu học viên nghiên cứu sử dụng cổng logic XOR đơn giản để tạo Parity bit Dữ liệu đƣợc ghi vào SRAM lần lƣợt từ BL1 đến BL7 khoảng thời gian từ 0ns đến 2ns khoảng thời gian 2ns đến 6ns thời gian địa đƣợc đƣa vào để so sánh với liệu SRAM Nhƣ chu kỳ làm việc kéo dài 6ns gồm giai đoạn: ghi liệu vào SRAM, đƣa liệu Search data vào mạch giai đoạn so sánh Hình 6: Kết matchline trƣờng hợp đồng liệu Vì chuỗi liệu tƣơng tự cho liệu nhớ SRAM Search data trƣờng hợp gọi trƣờng hợp đồng liệu (match) Cho nên theo nhƣ phần 4.2 trình bày liệu Matchlines (ML) nhƣ hình 4.6 Tiếp theo, trƣờng hợp thay đổi giá trị ghi vào SRAM bit BL5 BL7 để tạo sai khác liệu lƣu trữ liệu tìm kiếm search data, việc thay đổi liệu BL5 BL7 làm cho liệu Parity bit đƣợc ghi vào SRAM thay đổi theo liệu đƣợc ghi vào SRAM thời điểm 00000000 liệu Search data 00000101 Dễ dàng nhận thấy có hai bit khơng đồng liệu SRAM Search data điều có nghĩa trƣờng hợp mismatches So với mạch CAM hoạt động, liệu đƣợc so sánh lần lƣợt cell, khả loại trừ khơng có mạch 37 bản, cịn mạch Parity bit nhờ có Parity Bit việc loại trừ đƣợc tăng lên đáng kể nhờ vào Parity bit làm tăng số lƣợng mismatches lên chu kì làm việc CAM để liệu địa không phù hợp nhằm tiết kiệm điện làm việc Xem xét trƣờng hợp bất đồng (mismatch) nhƣ trên, biểu đồ dạng sóng đƣợc thể hình 4.7 Lấy ví dụ BL7 cell xảy bất đồng bộ, liệu tìm kiếm cell SL7 “1” cịn liệu lƣu trữ SRAM Cell “0”, thực tế cell BL7 có cặp liệu ngƣợc hoạt động song song mạch so sánh SRAM sl7, notsl7, A7 B7 với A,B liệu lƣu trữ SRAM Lúc chu kỳ so sánh liệu (hình 4.13) có sl = 0, notsl = 1, A = B = Theo nhƣ hình 3.2 hai cặp transistor nhận liệu từ SRAM Search data có hai cặp dẫn trƣờng hợp này, cho phép tín hiệu VDDML chạy qua làm cho điện áp đƣờng ML đƣợc nạp lên nhƣng nạp lên đến ngƣỡng gần 0.5V cao nguồn “Power Control” ngắt nguồn VDDML đồng thời đƣờng ML đƣợc kéo xuống ground Hình 7: Kết dạng sóng trƣờng hợp mismatches Sau trƣờng hợp 2-mismatches trên, học viên nghiên cứu xét tiếp trƣờng hợp có nhiều mismatches chu kỳ làm việc để việc xảy nhiều mismatches điện áp đƣờng ML đƣợc nạp nhanh 38 Dữ liệu đƣợc đƣa vào 11111111 có đến sáu bit bất đồng với liệu search data 00000101 Xem xét kết trƣờng hợp hình 4.8 so với hình 4.7 trƣờng hợp 6-mismatches điện áp đƣờng ML có khoảng thời gian nạp lên bắt đầu trƣớc Điều có nghĩa số lƣợng missmatch nhiều điện áp ML trƣờng hợp bất đồng đƣợc nạp nhanh số lƣợng missmatch xảy chu kỳ nhiều với phần 4.2 nêu Hình 8: Kết dạng sóng trƣờng hợp mismatches Trong mơ Parity bit đóng với trị nhƣ liệu đơn giản nhƣng góp phần làm tăng khả tìm kiếm liệu cho nhớ CAM, thực tế nhớ CAM chia làm nhiều dòng liệu với dòng địa liệu đƣợc lƣu trữ SRAM dòng liệu search data đƣợc đƣa vào đồng loạt thực lúc song song lúc nhiều dòng CAM để tìm kiếm địa phù hợp Parity bit góp phần cải thiện khả loại trừ liệu cho CAM chu kỳ so sánh để giúp việc tìm kiếm liệu đƣợc nhanh đơn giản 39 4.3 So sánh kết tính tốn mơ CAM Normal CAM Proposed 4.3.1 Đo dòng Matchline CAM Normal CAM Proposed 35 32.4 30 ML current (µA) 25 21 20 15 CAM Proposed CAM [1] 13.2 CAM Normal 10 Missmatch Hình 9: Dịng matchline CAM Normal CAM Proposed Dịng matchline dịng tín hiệu matchline để xác định liệu lƣu trữ liệu tìm kiếm đồng hay khơng đồng để cấp tới khếch đại Từ kết mô thấy dịng tiêu thụ ML CAM Proposed missmatch giảm tới 37.1% so với CAM [1] so với CAM Normal 59.3% Học viên lý giải kết nhớ CAM Proposed thiết kế thêm nguồn tiết kiệm lƣợng “Power Control” để điều khiển điện áp, để giới hạn điện áp VddML gần nửa điện áp Vdd Còn dòng ML CAM Proposed nhỏ dòng ML CAM báo [1] học viên thay đổi công nghệ từ 45nm cho cơng nghệ 65nm 40 4.3.2 Đo dịng rị CAM Normal CAM Proposed 500 445 450 Leakage current (µA) 400 350 300 250 CAM Proposed 200 CAM Normal 150 100 50 15 Missmatch Hình 10: Dòng rò CAM Normal CAM Proposed Dòng rị dịng trung bình nguồn Vdd đặc trƣng cho tổn hao lƣợng toàn mạch Giữa ứng dụng CAM CAM đề xuất ta thấy khác biệt lớn tổn hao dòng rò gây Dòng rò mạch CAM Proposed tiêu thụ điện toàn mạch nhỏ Học viên lý giải điều CAM Proposed đƣợc thiết kế thêm nguồn tiết kiệm lƣợng “Power Control” có khả cấp nguồn làm việc trình so sánh nguồn điện áp VddML Mà dòng rò tiêu thụ lƣợng nhiều thời gian so sánh liệu tiết kiệm đƣợc lƣợng thời điểm dòng rò nhỏ 41 4.3.3 Thời gian Delay hai CAM Normal CAM Proposed 0.8 0.75 Sensing delay (ns) 0.7 0.6 0.5 0.4 CAM Proposed 0.4 CAM Normal 0.3 0.2 CAM [1] 0.2 0.1 Missmatch Hình 11: Thời gian Delay CAM Normal CAM Proposed Thời gian delay giá trị quan trọng việc đánh giá khả làm việc nhớ CAM, chu kỳ làm việc CAM tín hiệu Matchlines(ML) đóng vai trị tín hiệu xác nhận trƣờng hợp Match hay Missmatch xảy dòng liệu CAM Giá trị delay nhớ CAM đƣợc tính từ thời gian bắt đầu phiên so sánh kết thúc phiên so sánh có nghĩa khoảng thời gian mà ML thay đổi giá trị đạt ngƣỡng giá trị cần thiết khoảng thời gian delay CAM Từ kết trên, ta thấy thời gian delay CAM Proposed nửa CAM Normal Học viên giải thích kết q trình so sánh điện áp ML CAM Proposed nửa điện áp ML CAM Normal nên thời gian delay CAM đề xuất nhanh CAM thông thƣờng Và so sánh kết thời gian delay CAM Proposed với kết CAM báo [1] ta thấy CAM Proposed tối ƣu giảm đƣợc 73% thời gian delay Điều đƣợc lý giải học viên áp dụng công nghệ CMOS 45nm thay cho công nghệ CMOS 65nm 42 0.4 0.35 Sensing delay (ns) 0.3 0.16 0.25 0.12 Missmatch 0.2 Missmatch 0.15 0.1 0.2 0.18 0.05 CAM Normal CAM Proposed Hình 12: Thời gian Delay CAM Normal CAM Proposed trƣờng hợp khác Từ kết ta thấy có nhiều missmatch xảy điện áp ML đƣợc nạp nhanh thời gian trễ CAM Proposed thời gian delay diễn nhanh học viên áp dụng Parity-bit vào CAM đề xuất để tăng số lƣợng missmatch chu kỳ làm việc 4.3.4 Phân tích ảnh hƣởng điện áp cung cấp tới dòng rò Trong phần học viên phân tích ảnh hƣởng điện áp cung cấp đến dòng rò nhớ CAM Proposed Biểu đồ thể dòng rò CAM Proposed mức điện áp 1V, 0.9V, 0.8V, 0.7V, 0.6V 0.5V 43 CAM Proposed 16 15.02 Leakage current (µA) 14 13.7 12.4 12 11.03 10 9.5 7.18 1v 0.9v 0.8v 0.7v 0.6v 0.5v Supply voltage (v) Hình 13: Dịng dị CAM Proposed Dựa vào kết thu đƣợc từ biểu đồ ta thấy cấp điện áp khác vào nhớ CAM Proposed nhớ hoạt động bình thƣờng dịng rị nhớ đề xuất phụ thuộc vào điện áp thấp dịng rị nhỏ Theo kết báo [1] nhớ CAM báo [12],[13] không hoạt động mức điện áp cung cấp xuống dƣới mức 0.9v ƣu điểm nhớ CAM đề xuất 44 Chƣơng KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN ĐỀ TÀI 5.1 Kết luận Trong trình nghiên cứu đề tài “Thiết kế Bộ Nhớ CAM Công Suất Thấp‟‟ học viên hiểu đƣợc nhớ CAM gồm phần nguyên lý hoạt động từ nâng cao đƣợc kiến thức tảng cho nghiên cứu sau Học viên thiết kế đƣợc nhớ CAM đề xuất kết hợp với CAM Parity Bit giảm điện tiêu thụ để đẩy nhanh trình tìm kiếm liệu CAM Học viên hiểu mô đƣợc nhớ CAM phần mềm Cadence hiểu biết thêm công nghệ CMOS 45nm Ngồi mơ kết tƣơng tự nhƣ báo [1], học viên cho số kết tối ƣu nhƣ: Dòng matchline giảm đƣợc 37.1% hay nhƣ thời gian delay giảm đƣợc 73% so với [1] Ngoài kết thu đƣợc so sánh nhớ CAM Proposed với nhớ CAM Normal dòng matchline giảm đƣợc 59.3%, thời gian delay giảm đƣợc nửa dòng rò CAM Proposed giảm đƣợc 96.6% Bên cạnh đạt đƣợc trình làm đề tài này, học viên rút đƣợc điều áp dụng cơng nghệ CMOS 45nm dịng rị mạch tăng cơng nghệ CMOS 65nm, 90nm…Cơng nghệ CMOS nhỏ dịng rị lớn, tốn cần phải nghiên cứu tìm lời giải 5.2 Hƣớng phát triển Nghiên cứu kĩ kỹ thuật dựa địa để truy xuất liệu từ phát triển ứng dụng nhớ CAM Nghiên cứu thiết kế thay mosfet memristor giúp CAM hoạt động tốn lƣợng hơn, hoạt động nhanh lƣu trữ liệu nhiều không bị liệu điện Tìm hiểu thêm kỹ thuật giảm cơng suất tiêu thụ khác Tìm hiểu cơng nghệ nhỏ 45nm nhƣ 32nm,16nm… 45 TÀI LIỆU THAM KHẢO [1] A.T.Do, S.S.Chen, Z.H.Kong, and K.S.Yeo, “A High Speed Low Power CAM With a Parity Bit and Power-Gated ML Sensing” IEEE Journals & Magazinesin, Vol.21, Issue 1, pp.151-156, 2013 [2] Shixiong Jiang, Pengzhan Yan, Ramalingam Sridhar, “A High Speed and Low Power Content-addressable Memory(CAM) Using Pipelined Scheme” IEEE Conferences, pp 345 – 349, 2015 [3] Anh Tuan Do, Shoushun Chen, Zhi-Hui Kong and Kiat Seng Yeo, “A LowPower CAM with Effiient Power and Delay Trade-off” IEEE Conferences, pp 2573 – 2576, 2011 [4] Võ Minh Huân, Chuyên Đề Kỹ Thuật Công Nghệ Mới, Trƣờng ĐHSPKT TP.HCM [5] Kashava Murali, “Low Power Techniques”, Internet: https://www.slideshare.net/shavakmm/lowpowerseminar810?next_slideshow =1, 10/03/2018 [6] Công nghệ 45 nm, Internet: https://www.diendanmaychu.vn/showthread.php/1005-C%C3%B4ngngh%C3%AA-45-nm, 15/03/2018 [7] Content-addressable memory, Internet: https://en.wikipedia.org/wiki/Content-addressable_memory, 18/03/2018 [8] Content-addressable memory introduction, Internet: https://www.pagiamtzis.com/cam/camintro/, 18/03/2018 [9] Kostas Pagiamtzis, Ali Sheikholeslami, “Content-Addressable Memory (CAM) Circuits and Architectures: A Tutorial and Survey” IEEE Journals & Magazines, Vol.41, Issue 3, pp.712-727, 2006 [10] Static random-access memory, Internet: https://en.wikipedia.org/wiki/Static_random-access_memory, 20/03/2018 46 [11] David W Parent A tutorial guide for using CDS tools for IC design SAN JOSE STATE UNIVERSITY, October1999 [12] Sanghyeon Baeg, “Low-Power Ternary Content-Addressable Memory Design Using a Segmented Match Line” IEEE Journals & Magazines, Vol.55, Issue 6, pp.1485-1494, 2008 [13] Nitin Mohan, Wilson Fung, Derek Wright and Manoj Sachdev “A LowPower Ternary CAM With Positive-Feedback Match-Line Sense Amplifiers‟‟ IEEE Journals & Magazines, Vol.56, Issue 3, pp.566-573, 2009 47 S K L 0 ... xi 2.5 CAM sử dụng Parity bit 24 Chƣơng 3: THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP 26 3.1 Thiết kế nhớ CAM thông thƣờng 26 3.2 Thiết kế nhớ CAM đề xuất 27 3.2.1 Bộ nguồn... Chƣơng THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP 3.1 Thiết kế nhớ CAM thông thƣờng Vdd B vss M3 vdd vdd slpre slpre mlpre A M1 SL M2 ML notSL M4 ML vdd c A Not BL BL B vss WL Hình 1: Bộ nhớ CAM thông... 3.2 Thiết kế nhớ CAM đề xuất Bộ nhớ CAM đề xuất bao gồm nhớ SRAM, mạch so sánh nhƣ nhớ CAM thông thƣờng Tuy nhiên học viên thiết kế thêm nguồn “Power control” nhằm giảm tiêu hao điện cho nhớ CAM