Thiết kế bộ nhớ cam công suất thấp

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ÐÀM TRỌNG LUÂN THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP NGÀNH: KỸ THUẬT ĐIỆN TỬ - 60520203 S K C0 Tp Hồ Chí Minh, tháng 05/2018 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ĐÀM TRỌNG LUÂN THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP NGÀNH: KỸ THUẬT ĐIỆN TỬ - 60520203 Tp Hồ Chí Minh, tháng 05 năm 2018 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ĐÀM TRỌNG LUÂN THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP NGÀNH: KỸ THUẬT ĐIỆN TỬ - 60520203 Hƣớng dẫn khoa học: TS.VÕ MINH HUÂN Tp Hồ Chí Minh, tháng 05 năm 2018 BỘ GIÁO DỤC VÀ ÐÀO TẠO TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH PHIẾU NHẬN XÉT LUẬN VĂN THẠC SĨ (Dành cho giảng viên phản biện) Tên đề tài luận văn thạc sĩ: Thiết kế nhớ CAM công suất thấp Tên tác giả: ÐÀM TRỌNG LUÂN MSHV: 1620706 Ngành: Kỹ thuật điện tử Khóa: 2016 Ðịnh hƣớng: Ứng dụng Họ tên ngƣời phản biện: TS.Nguyễn Thị Lƣỡng Cơ quan công tác: Khoa Điện – Điện Tử Điện thoại liên hệ: I Ý KIẾN NHẬN XÉT Về hình thức & kết cấu luận văn: Hình thức kết cấu phù hợp với yêu cầu luận văn thạc sĩ Về nội dung: 2.1 Nhận xét tính khoa học, rõ ràng, mạch lạc, khúc chiết luận văn Nội dung trình bày tƣơng đối rõ ràng, có nhiều hình minh họa mơ tả hoạt động mạch điện tử ứng dụng thiết kế nhớ CAM 2.2 Nhận xét đánh giá việc sử dụng trích dẫn kết NC người khác có quy định hành pháp luật sở hữu trí tuệ Tác giả có sử dụng nội dung trích dẫn kết nghiên cứu ngƣời khác quy định 2.3 Nhận xét mục tiêu nghiên cứu, phương pháp nghiên cứu sử dụng LVTN Tác giả nghiên cứu lý thuyết kỹ thuật tiết kiệm lƣợng, chuyển mạch, sử dụng phần mềm Cadence để thiết kế nhớ CAM mô hoạt động nhớ để quan sát dạng sóng tính đƣợc dịng điện rị trung bình chạy i mạch So sánh kết nghiên cứu với cơng trình trƣớc đánh giá kết nghiên cứu 2.4 Nhận xét tổng quan đề tài Tác giả trình bày đƣợc nội dung, phƣơng pháp kết nghiên cứu liên quan tới đề tài 2.5 Nhận xét đánh giá nội dung & chất lượng LVTN Nội dung đáp ứng yêu cầu luận văn thạc sĩ ngành Kỹ thuật Điện tử 2.6 Nhận xét đánh giá khả ứng dụng, giá trị thực tiễn đề tài Luận văn làm tài liệu tham khảo cho sinh viên học viên cao học cho nghiên cứu sau 2.7 Luận văn cần chỉnh sửa, bổ xung nội dung (thiếu sót tồn tại): Bổ sung hình ảnh minh họa cho mục 2.4.1 2.4.2 Cập nhật hình 2.5 đến phiên Bổ sung phần trích dẫn cho hình chƣơng II CÁC VẤN ĐỀ CẦN LÀM RÕ Tác giải giải thích rõ nội dung “ dòng rò CAM Proposed giảm đƣợc 96.6%” phần kết luận Hình 4.24 tác giả so sánh với hai công nghệ 45nm 65nm không phù hợp III ĐÁNH GIÁ TT Mục đánh giá Tính khoa học, rõ ràng, mạch lạc, khúc chiết luận văn Đánh giá việc sử dụng trích dẫn kết NC ngƣời khác có quy định hành pháp luật sở hữu trí tuệ Mục tiêu nghiên cứu, phƣơng pháp nghiên cứu sử dụng LVTN Tổng quan đề tài Đánh giá nội dung & chất lƣợng LVTN Đánh giá khả ứng dụng, giá trị thực tiễn đề tài ii Đánh giá Đạt Không đạt X X X X X X Đánh dấu (x) vào ô muốn Đánh giá IV KẾT LUẬN (Giảng viên phản biện ghi rõ ý kiến “ Tán thành luận văn” hay “Không tán thành luận văn”) Tán thành luận văn TP.HCM, ngày tháng nǎm Ngƣời nhận xét (Ký & ghi rõ họ tên) TS.Nguyễn Thị Lƣỡng iii BỘ GIÁO DỤC VÀ ÐÀO TẠO TRƢỜNG ĐẠI HỌC SƢ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH PHIẾU NHẬN XÉT LUẬN VĂN THẠC SĨ (Dành cho giảng viên phản biện) Tên đề tài luận văn thạc sĩ: Thiết kế nhớ CAM công suất thấp Tên tác giả: ÐÀM TRỌNG LUÂN MSHV: 1620706 Ngành: Kỹ thuật điện tử Khóa: 2016 Ðịnh hƣớng: Ứng dụng Họ tên ngƣời phản biện: TS.Dƣơng Thanh Long Cơ quan công tác: Đại học công nghiệp TP.HCM Điện thoại liên hệ: 0908839735 I Ý KIẾN NHẬN XÉT Về hình thức & kết cấu luận văn: Luận văn có hình thức kết cấu phù hợp Về nội dung: 2.1 Nhận xét tính khoa học, rõ ràng, mạch lạc, khúc chiết luận văn Luận văn trình bày rõ ràng, mạch lạc 2.2 Nhận xét đánh giá việc sử dụng trích dẫn kết NC người khác có quy định hành pháp luật sở hữu trí tuệ Luận văn trích dẫn sử dụng kết nghiên cứu ngƣời khác theo quy định 2.3 Nhận xét mục tiêu nghiên cứu, phương pháp nghiên cứu sử dụng LVTN Mục tiêu nghiên cứu rõ ràng, phƣơng pháp nghiên cứu phân tích, mơ 2.4 Nhận xét tổng quan đề tài Đề tài phân tích cơng trình nghiên cứu trƣớc, từ đề xuất cách giải 2.5 Nhận xét đánh giá nội dung & chất lượng LVTN iv Luận văn tập trung tìm hiểu phần mềm thực mơ phỏng, chƣa trình bày sở lý luận, mơ hình tốn để thiết kế nhớ CAM cơng suất thấp 2.6 Nhận xét đánh giá khả ứng dụng, giá trị thực tiễn đề tài Đề tài làm tài liệu tham khảo cho sinh viên đại học cao học lĩnh vực nghiên cứu 2.7 Luận văn cần chỉnh sửa, bổ xung nội dung (thiếu sót tồn tại): - Hiệu chỉnh số hình rõ - Bổ sung sở toán học cho thiết kế nhớ CAM II CÁC VẤN ĐỀ CẦN LÀM RÕ (Các câu hỏi giảng viên phản biện) Tại đƣa Power Control vào dịng tiêu thụ giảm Thời gian delay CAM ảnh hƣởng đến hiệu làm việc III ĐÁNH GIÁ TT Mục đánh giá Tính khoa học, rõ ràng, mạch lạc, khúc chiết luận văn Đánh giá việc sử dụng trích dẫn kết NC ngƣời khác có quy định hành pháp luật sở hữu trí tuệ Mục tiêu nghiên cứu, phƣơng pháp nghiên cứu sử dụng LVTN Tổng quan đề tài Đánh giá nội dung & chất lƣợng LVTN Đánh giá khả ứng dụng, giá trị thực tiễn đề tài Đánh giá Đạt Không đạt X X X X X X Đánh dấu (x) vào ô muốn Đánh giá IV KẾT LUẬN (Giảng viên phản biện ghi rõ ý kiến “ Tán thành luận văn” hay “Không tán thành luận văn”) Tán thành luận văn v 4.2 Mô nhớ CAM đề xuất Trên hình 4.3 kết mơ trình làm việc nhớ CAM Tín hiệu EN tín hiệu cho phép điều khiển nguồn “Power Control” hoạt động, EN hai trạng thái cao thấp Khi EN mức thấp trình mà phần cell nhớ CAM thực trình ghi liệu vào SRAM trình precharge cho searchlines (SL) Và EN mức cao trình so sánh liệu đƣợc diễn định mức điện áp Matchlines (ML) trạng thái đồng (match) hay không đồng (mismatch) Theo nhƣ kết hình trên, học viên mơ thu đƣợc kết ML trƣờng hợp đồng bộ, mức điện áp ML mức thấp trì phiên làm việc so sánh từ ns đến 6ns, lí giải cho việc ML mức thấp trƣờng hợp đồng xảy ra, học viên đƣa lời giải thích dựa nguyên lí làm việc mạch so sánh hình 3.2, giả sử lúc liệu sl = 0, notsl = 1, A = B = có nghĩa lúc liệu so sánh liệu tìm kiếm đồng tất transistor M1, M2, M3 M4 mạch so sánh khơng có bên dẫn điện áp ML đƣợc giữ mức thấp giống với trạng thái trƣớc nhƣ hình 4.4 Và trƣờng hợp ngƣợc lại bất đồng xảy làm cho cặp transistor M1 M2 hay M3 M4 dẫn, điện áp ML đƣợc đẩy lên mức cao nhƣ hình 4.3 nhƣng trạng thái transistor Px nguồn “Power Control” phụ thuộc vào mức điện áp ML ngƣỡng định tự động đóng ngắt nên mức điện áp ML không vƣợt 0.5V nhỏ điện áp VDD.[1] 34 Hình 3: Kết tín hiệu ML trƣờng hợp missmatch CAM đề xuất Hình 4: Kết tín hiệu ML trƣờng hợp match CAM đề xuất Đánh giá mức điện áp ML đƣợc dựa số lƣợng không đồng (mismatches) xảy nhớ CAM pha làm việc, dựa kết mô nhiều mismatches xảy điện áp ML đƣợc nạp lên nhanh hơn, hình 4.5 mơ tả điện áp trạng thái ML 35 Matchlines (ML) 0.6 0.5 V 0.4 0.3 0.2 0.1 0 0.10.20.30.40.50.60.70.80.9 1.11.21.31.41.51.61.71.81.9 time (µs) matched mismatch mismatches Hình 5: Tín hiệu ML 4.3 Mơ chuỗi CAM Cell dùng Parity Bit Giả sử có liệu gửi vào SRAM luồng liệu search data nhƣ bảng Học viên tiến hành mô theo nhƣ bảng thấy đƣợc hoạt động rõ ràng Parity bit đƣợc thêm vào liệu tìm kiếm liệu lƣu trữ Ở học viên tiến hành thực mô chuỗi liệu bao gồm bit với bit liệu bit Parity đƣợc tính tốn thêm vào Parity Dữ liệu lƣu bit nhớ P BL1 BL2 BL3 BL4 BL5 BL6 BL7 0 0 1 0 0 0 0 1 1 1 1 Search data 0 0 Bảng 1: Bảng liệu mô Dữ liệu đƣợc đƣa vào bao gồm Search Data liệu ghi vào SRAM nhƣ chuỗi bit 00000101 cho SRAM chuỗi tƣơng tự Search data, dựa vào số bit 36 liệu học viên nghiên cứu sử dụng cổng logic XOR đơn giản để tạo Parity bit Dữ liệu đƣợc ghi vào SRAM lần lƣợt từ BL1 đến BL7 khoảng thời gian từ 0ns đến 2ns khoảng thời gian 2ns đến 6ns thời gian địa đƣợc đƣa vào để so sánh với liệu SRAM Nhƣ chu kỳ làm việc kéo dài 6ns gồm giai đoạn: ghi liệu vào SRAM, đƣa liệu Search data vào mạch giai đoạn so sánh Hình 6: Kết matchline trƣờng hợp đồng liệu Vì chuỗi liệu tƣơng tự cho liệu nhớ SRAM Search data trƣờng hợp gọi trƣờng hợp đồng liệu (match) Cho nên theo nhƣ phần 4.2 trình bày liệu Matchlines (ML) nhƣ hình 4.6 Tiếp theo, trƣờng hợp thay đổi giá trị ghi vào SRAM bit BL5 BL7 để tạo sai khác liệu lƣu trữ liệu tìm kiếm search data, ngồi việc thay đổi liệu BL5 BL7 làm cho liệu Parity bit đƣợc ghi vào SRAM thay đổi theo liệu đƣợc ghi vào SRAM thời điểm 00000000 liệu Search data 00000101 Dễ dàng nhận thấy có hai bit khơng đồng liệu SRAM Search data điều có nghĩa trƣờng hợp mismatches So với mạch CAM hoạt động, liệu đƣợc so sánh lần lƣợt cell, khả loại trừ khơng có mạch 37 bản, cịn mạch Parity bit nhờ có Parity Bit việc loại trừ đƣợc tăng lên đáng kể nhờ vào Parity bit làm tăng số lƣợng mismatches lên chu kì làm việc CAM để liệu địa không phù hợp nhằm tiết kiệm điện làm việc Xem xét trƣờng hợp bất đồng (mismatch) nhƣ trên, biểu đồ dạng sóng đƣợc thể hình 4.7 Lấy ví dụ BL7 cell xảy bất đồng bộ, liệu tìm kiếm cell SL7 “1” liệu lƣu trữ SRAM Cell “0”, thực tế cell BL7 có cặp liệu ngƣợc hoạt động song song mạch so sánh SRAM sl7, notsl7, A7 B7 với A,B liệu lƣu trữ SRAM Lúc chu kỳ so sánh liệu (hình 4.13) có sl = 0, notsl = 1, A = B = Theo nhƣ hình 3.2 hai cặp transistor nhận liệu từ SRAM Search data có hai cặp dẫn trƣờng hợp này, cho phép tín hiệu VDDML chạy qua làm cho điện áp đƣờng ML đƣợc nạp lên nhƣng nạp lên đến ngƣỡng gần 0.5V cao nguồn “Power Control” ngắt nguồn VDDML đồng thời đƣờng ML đƣợc kéo xuống ground Hình 7: Kết dạng sóng trƣờng hợp mismatches Sau trƣờng hợp 2-mismatches trên, học viên nghiên cứu xét tiếp trƣờng hợp có nhiều mismatches chu kỳ làm việc để việc xảy nhiều mismatches điện áp đƣờng ML đƣợc nạp nhanh 38 Dữ liệu đƣợc đƣa vào 11111111 có đến sáu bit bất đồng với liệu search data 00000101 Xem xét kết trƣờng hợp hình 4.8 so với hình 4.7 trƣờng hợp 6-mismatches điện áp đƣờng ML có khoảng thời gian nạp lên bắt đầu trƣớc Điều có nghĩa số lƣợng missmatch nhiều điện áp ML trƣờng hợp bất đồng đƣợc nạp nhanh số lƣợng missmatch xảy chu kỳ nhiều với phần 4.2 nêu Hình 8: Kết dạng sóng trƣờng hợp mismatches Trong mơ Parity bit đóng với trị nhƣ liệu đơn giản nhƣng góp phần làm tăng khả tìm kiếm liệu cho nhớ CAM, thực tế nhớ CAM chia làm nhiều dòng liệu với dòng địa liệu đƣợc lƣu trữ SRAM dòng liệu search data đƣợc đƣa vào đồng loạt thực lúc song song lúc nhiều dịng CAM để tìm kiếm địa phù hợp Parity bit góp phần cải thiện khả loại trừ liệu cho CAM chu kỳ so sánh để giúp việc tìm kiếm liệu đƣợc nhanh đơn giản 39 4.3 So sánh kết tính tốn mơ CAM Normal CAM Proposed 4.3.1 Đo dòng Matchline CAM Normal CAM Proposed 35 32.4 30 ML current (µA) 25 21 20 15 CAM Proposed CAM [1] 13.2 CAM Normal 10 Missmatch Hình 9: Dòng matchline CAM Normal CAM Proposed Dòng matchline dịng tín hiệu matchline để xác định liệu lƣu trữ liệu tìm kiếm đồng hay không đồng để cấp tới khếch đại Từ kết mơ thấy dòng tiêu thụ ML CAM Proposed missmatch giảm tới 37.1% so với CAM [1] so với CAM Normal 59.3% Học viên lý giải kết nhớ CAM Proposed thiết kế thêm nguồn tiết kiệm lƣợng “Power Control” để điều khiển điện áp, để giới hạn điện áp VddML gần nửa điện áp Vdd Còn dòng ML CAM Proposed nhỏ dòng ML CAM báo [1] học viên thay đổi công nghệ từ 45nm cho công nghệ 65nm 40 4.3.2 Đo dòng rò CAM Normal CAM Proposed 500 445 450 Leakage current (µA) 400 350 300 250 CAM Proposed 200 CAM Normal 150 100 50 15 Missmatch Hình 10: Dịng rị CAM Normal CAM Proposed Dòng rò dòng trung bình nguồn Vdd đặc trƣng cho tổn hao lƣợng toàn mạch Giữa ứng dụng CAM CAM đề xuất ta thấy khác biệt lớn tổn hao dòng rò gây Dòng rò mạch CAM Proposed tiêu thụ điện toàn mạch nhỏ Học viên lý giải điều CAM Proposed đƣợc thiết kế thêm nguồn tiết kiệm lƣợng “Power Control” có khả cấp nguồn làm việc trình so sánh nguồn điện áp VddML Mà dòng rò tiêu thụ lƣợng nhiều thời gian so sánh liệu tiết kiệm đƣợc lƣợng thời điểm dòng rò nhỏ 41 4.3.3 Thời gian Delay hai CAM Normal CAM Proposed 0.8 0.75 Sensing delay (ns) 0.7 0.6 0.5 0.4 CAM Proposed 0.4 CAM Normal 0.3 0.2 CAM [1] 0.2 0.1 Missmatch Hình 11: Thời gian Delay CAM Normal CAM Proposed Thời gian delay giá trị quan trọng việc đánh giá khả làm việc nhớ CAM, chu kỳ làm việc CAM tín hiệu Matchlines(ML) đóng vai trị tín hiệu xác nhận trƣờng hợp Match hay Missmatch xảy dòng liệu CAM Giá trị delay nhớ CAM đƣợc tính từ thời gian bắt đầu phiên so sánh kết thúc phiên so sánh có nghĩa khoảng thời gian mà ML thay đổi giá trị đạt ngƣỡng giá trị cần thiết khoảng thời gian delay CAM Từ kết trên, ta thấy thời gian delay CAM Proposed nửa CAM Normal Học viên giải thích kết trình so sánh điện áp ML CAM Proposed nửa điện áp ML CAM Normal nên thời gian delay CAM đề xuất nhanh CAM thông thƣờng Và so sánh kết thời gian delay CAM Proposed với kết CAM báo [1] ta thấy CAM Proposed tối ƣu giảm đƣợc 73% thời gian delay Điều đƣợc lý giải học viên áp dụng công nghệ CMOS 45nm thay cho công nghệ CMOS 65nm 42 0.4 0.35 Sensing delay (ns) 0.3 0.16 0.25 0.12 Missmatch 0.2 Missmatch 0.15 0.1 0.2 0.18 0.05 CAM Normal CAM Proposed Hình 12: Thời gian Delay CAM Normal CAM Proposed trƣờng hợp khác Từ kết ta thấy có nhiều missmatch xảy điện áp ML đƣợc nạp nhanh thời gian trễ CAM Proposed thời gian delay diễn nhanh học viên áp dụng Parity-bit vào CAM đề xuất để tăng số lƣợng missmatch chu kỳ làm việc 4.3.4 Phân tích ảnh hƣởng điện áp cung cấp tới dòng rò Trong phần học viên phân tích ảnh hƣởng điện áp cung cấp đến dòng rò nhớ CAM Proposed Biểu đồ thể dòng rò CAM Proposed mức điện áp 1V, 0.9V, 0.8V, 0.7V, 0.6V 0.5V 43 CAM Proposed 16 15.02 Leakage current (µA) 14 13.7 12.4 12 11.03 10 9.5 7.18 1v 0.9v 0.8v 0.7v 0.6v 0.5v Supply voltage (v) Hình 13: Dòng dò CAM Proposed Dựa vào kết thu đƣợc từ biểu đồ ta thấy cấp điện áp khác vào nhớ CAM Proposed nhớ hoạt động bình thƣờng dịng rò nhớ đề xuất phụ thuộc vào điện áp thấp dịng rị nhỏ Theo kết báo [1] nhớ CAM báo [12],[13] không hoạt động mức điện áp cung cấp xuống dƣới mức 0.9v ƣu điểm nhớ CAM đề xuất 44 Chƣơng KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN ĐỀ TÀI 5.1 Kết luận Trong trình nghiên cứu đề tài “Thiết kế Bộ Nhớ CAM Công Suất Thấp‟‟ học viên hiểu đƣợc nhớ CAM gồm phần nguyên lý hoạt động từ nâng cao đƣợc kiến thức tảng cho nghiên cứu sau Học viên thiết kế đƣợc nhớ CAM đề xuất kết hợp với CAM Parity Bit giảm điện tiêu thụ để đẩy nhanh trình tìm kiếm liệu CAM Học viên hiểu mô đƣợc nhớ CAM phần mềm Cadence hiểu biết thêm cơng nghệ CMOS 45nm Ngồi mơ kết tƣơng tự nhƣ báo [1], học viên cho số kết tối ƣu nhƣ: Dòng matchline giảm đƣợc 37.1% hay nhƣ thời gian delay giảm đƣợc 73% so với [1] Ngoài kết thu đƣợc so sánh nhớ CAM Proposed với nhớ CAM Normal dòng matchline giảm đƣợc 59.3%, thời gian delay giảm đƣợc nửa dòng rò CAM Proposed giảm đƣợc 96.6% Bên cạnh đạt đƣợc trình làm đề tài này, học viên rút đƣợc điều áp dụng cơng nghệ CMOS 45nm dịng rị mạch tăng công nghệ CMOS 65nm, 90nm…Công nghệ CMOS nhỏ dịng rị lớn, tốn cần phải nghiên cứu tìm lời giải 5.2 Hƣớng phát triển Nghiên cứu kĩ kỹ thuật dựa địa để truy xuất liệu từ phát triển ứng dụng nhớ CAM Nghiên cứu thiết kế thay mosfet memristor giúp CAM hoạt động tốn lƣợng hơn, hoạt động nhanh lƣu trữ liệu nhiều không bị liệu điện Tìm hiểu thêm kỹ thuật giảm cơng suất tiêu thụ khác Tìm hiểu công nghệ nhỏ 45nm nhƣ 32nm,16nm… 45 TÀI LIỆU THAM KHẢO [1] A.T.Do, S.S.Chen, Z.H.Kong, and K.S.Yeo, “A High Speed Low Power CAM With a Parity Bit and Power-Gated ML Sensing” IEEE Journals & Magazinesin, Vol.21, Issue 1, pp.151-156, 2013 [2] Shixiong Jiang, Pengzhan Yan, Ramalingam Sridhar, “A High Speed and Low Power Content-addressable Memory(CAM) Using Pipelined Scheme” IEEE Conferences, pp 345 – 349, 2015 [3] Anh Tuan Do, Shoushun Chen, Zhi-Hui Kong and Kiat Seng Yeo, “A LowPower CAM with Effiient Power and Delay Trade-off” IEEE Conferences, pp 2573 – 2576, 2011 [4] Võ Minh Huân, Chuyên Đề Kỹ Thuật Công Nghệ Mới, Trƣờng ĐHSPKT TP.HCM [5] Kashava Murali, “Low Power Techniques”, Internet: https://www.slideshare.net/shavakmm/lowpowerseminar810?next_slideshow =1, 10/03/2018 [6] Công nghệ 45 nm, Internet: https://www.diendanmaychu.vn/showthread.php/1005-C%C3%B4ngngh%C3%AA-45-nm, 15/03/2018 [7] Content-addressable memory, Internet: https://en.wikipedia.org/wiki/Content-addressable_memory, 18/03/2018 [8] Content-addressable memory introduction, Internet: https://www.pagiamtzis.com/cam/camintro/, 18/03/2018 [9] Kostas Pagiamtzis, Ali Sheikholeslami, “Content-Addressable Memory (CAM) Circuits and Architectures: A Tutorial and Survey” IEEE Journals & Magazines, Vol.41, Issue 3, pp.712-727, 2006 [10] Static random-access memory, Internet: https://en.wikipedia.org/wiki/Static_random-access_memory, 20/03/2018 46 [11] David W Parent A tutorial guide for using CDS tools for IC design SAN JOSE STATE UNIVERSITY, October1999 [12] Sanghyeon Baeg, “Low-Power Ternary Content-Addressable Memory Design Using a Segmented Match Line” IEEE Journals & Magazines, Vol.55, Issue 6, pp.1485-1494, 2008 [13] Nitin Mohan, Wilson Fung, Derek Wright and Manoj Sachdev “A LowPower Ternary CAM With Positive-Feedback Match-Line Sense Amplifiers‟‟ IEEE Journals & Magazines, Vol.56, Issue 3, pp.566-573, 2009 47 S K L 0 ... xi 2.5 CAM sử dụng Parity bit 24 Chƣơng 3: THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP 26 3.1 Thiết kế nhớ CAM thông thƣờng 26 3.2 Thiết kế nhớ CAM đề xuất 27 3.2.1 Bộ nguồn... Chƣơng THIẾT KẾ BỘ NHỚ CAM CÔNG SUẤT THẤP 3.1 Thiết kế nhớ CAM thông thƣờng Vdd B vss M3 vdd vdd slpre slpre mlpre A M1 SL M2 ML notSL M4 ML vdd c A Not BL BL B vss WL Hình 1: Bộ nhớ CAM thông... 3.2 Thiết kế nhớ CAM đề xuất Bộ nhớ CAM đề xuất bao gồm nhớ SRAM, mạch so sánh nhƣ nhớ CAM thông thƣờng Tuy nhiên học viên thiết kế thêm nguồn “Power control” nhằm giảm tiêu hao điện cho nhớ CAM