THÔNG TIN TÀI LIỆU
Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 1.1 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ Bảng 3-1 Bảng thật cổng NOT A 0 1 Y 1 0 Sơ đồ nguyên lý & Ký hiệu cổng Hình 1-1 Sơ đồ nguyên lý cổng NOT 1Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 1-2 Ký hiệu cổng NOT 1.2 THỰC HIỆN MÔ PHỎNG ĐÁP ỨNG DC Sử dụng ADEL để thực mô đáp ứng DC cổng NOT, thực hiên cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1V khảo sát đáp ứng ngõ Thông số 𝑉 𝐶 Vin Giá trị 1V fF V – 1V Thực đo điện áp ngõ giá trị Vin sau: Vin 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 Vout (mV) 999.78 997.731 985.471 946.137 7622.738 132.203 37.955 7.099 0.9 0 Thực vẽ lại dạng sóng Vout 2Thí Nghiệm Thiết Kế Vi Mạch Số 1.0 0 Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Có nhận xét dạng song từ giải thích hoạt động mạch? 1.3 THỰC HIÊN MÔ PHỎNG ĐÁP ỨNG TRANSIENT Sử dụng ADE L thực mô theo thời gian (mô transient) để kiểm tra hoạt động theo bảng thật cổng NOT, kết thu dạng sóng hình bên dưới, với thiết lập cho mạch testbench bảng 3-2 Tương tự cho trường hợp kiểm tra hoạt động cho cổng khác có nhiều chân ngõ vào ta việc thêm nguồn xung vào với thông số thiết lập giống trường hợp khác giá trị chu kỳ độ rộng xung Thông số Voltage Voltage Rise time Fall time Delay Pulse width Period Giá trị 1V fF 0V 1V 0.001 ns 0.001 ns ns ns ns Mạch testbench kết dạng sóng trình bày hình (hình 3-3, 3-4) Mạch kiểm tra hoạt động cổng NOT 3Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Thực đo giá trị sau đáp ứng ngõ ra: Thông số Kết Trise – Rising Time (20% - 80%) 15.3E-12 Tfall – Falling Time (80% - 20%) 15.3E-12 Trise – Rising Time (10% - 90%) 22.2E-12 Tfall – Falling Time (90% - 10%) 22.2E-12 Trise_propagation delay (90% - 50%) 8.752E-12 Tfall_propagation delay (10% - 50%) 8.752E-12 Tpropagation delay (50% - 50%) 8.752E-12 Dynamic Power 9.071E‐9 Switching Power 2E‐24 1.4 THỰC HIÊN VẼ LAYOUT CHO CỔNG NOT - Hoàn thành stick diagram 4Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu - Hoàn thành layout cổng NOT 5Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu THIẾT KẾ VÀ thí nghiệm ĐO ĐẠC CỔNG NAND2 – NOR2 2.1 THIẾT KẾ SƠ ĐỒ NGUYÊN LÝ CỔNG NAND2 Bảng 2-1 Bảng thật cổng NAND2 A 0 X 1 B X 0 1 Y 1 1 0 Bảng 2-2 Bảng giá trị kích thước NMOS PMOS 𝑊 215 nm 𝐿 50 nm 𝑊 500 nm 50 nm 𝐿 Sơ đồ nguyên lý & Ký hiệu cổng Hình 2-3 Sơ đồ nguyên lý cổng NAND2 6Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 2-4 Ký hiệu cổng NAND2 2.2 MÔ PHỎNG ĐÁP DC CỔNG NAND2 Sử dụng ADEL để thực mô đáp ứng DC cổng NAND2, thực hiên cấp tín hiệu input dạng xung RAMP tầm điện áp thay đổi từ đến 1V khảo sát đáp ứng ngõ Thông số Giá trị 1V fF V – 1V – 1V Vin1 Vin2 Thực đo điện áp ngõ giá trị Vin sau: Vin1 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Vin2 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 Vout 1 999 mV 995mV 990mV 970mV 834.8mV 144mV 26mV 0V 0 Thực vẽ lại dạng song Vout 7Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure1V1=0V Figure2V1=0.6V 8Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure3V1=1V Có nhận xét dạng song từ giải thích hoạt động mạch? 2.3 MÔ PHỎNG ĐÁP ỨNG TRANSIENT CỔNG NAND2 Sử dụng ADE L để kiểm tra hoạt động cổng NAND2 với thiết lập cho mạch testbench sau: Vdd= V, Cload = 1f , Vpulse cho ngõ vào A (voltage = V, voltage = V, delay = ns, rise time = fall time = ps, pulse width = ns, period = ns), Vpulse cho ngõ vào B (voltage = V, voltage = V, delay = ns, rise time = fall time = ps, pulse width = 2.5 ns, period = ns) thời gian mô transient ns Mạch Testbench: 9Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 2-5 Mạch kiểm tra hoạt động cổng NAND2 2.4 THIẾT KẾ LAYOUT CỔNG NAND2 Figure4StickDiagramcổngNAND2 10Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 3.3 THỰC HIỆN CHARACTERIZATION Trong phần này, ta thực characterization cho tất cổng thực layout phần Các đại lượng cần thực bước characterization là: cell rise delay, cell fall delay, rise transistion, fall transistion, rise power, fall power, leakage power input capacitance Để thực characterization luận văn sử dụng OCEAN script công cụ Calculator phần mềm Cadence Tất cổng thư viện dùng chung giá trị tụ điện fF, fF, fF, fF, fF, fF, 9.5 fF giá trị thời gian lên (rise time), thời gian xuống (fall time) nguồn xung ngõ vào cổng 0.01 ns, 0.02 ns, 0.04 ns, 0.06 ns, 0.08 ns, 0.09 ns, 0.095ns Khi sử dụng OCEAN script để đo cell rise delay, cell fall delay, rise transistion, fall transistion, rise power, fall power cổng OCEAN script chạy 7x7 lần cho bảng 7x7 giá trị với format file LIB mong muốn tạo Đặc biệt, trường hợp đo rise power fall power cho chân ngõ vào, giá trị phụ thuộc vào rise time, fall time nguồn xung nên sử dụng giá trị rise time, fall time mà không sử dụng giá trị tụ Vì ta thu kết công suất trường hợp cho bảng 1x7 giá trị Sử dụng công cụ Calculator để đo Input capacitance Leakage power, lý không sử dụng script để đo bỡi giá trị cần tìm script thường dùng để đo dãy giá trị thời gian trễ, công suất dynamic,… Tất mô cho việc đo mô Post-Layout, mơ PreLayout Phần trình bày chi tiết đại lượng cần đo nói trên, hàm phần mềm để sử dụng tính tốn 3.2.1 Cell rise delay Cell fall delay Cell rise delay: khoảng thời gian tính từ 70% giá trị điện áp VDD cạnh lên ngõ 70% giá trị điện áp VDD cạnh xuống ngõ vào cổng mà xét thuộc loại “negative_unate” Đối với trường hợp cổng xét “positive_unate” giá trị cell rise delay định nghĩa khoảng thời gian tính từ 70% giá trị VDD cạnh lên ngõ 30% giá trị VDD cạnh lên ngõ vào Hình 3-105 3-106 minh họa khái niệm thời gian Hình 3-6 Cell rise delay xét trường hợp negative_unate cổng 16Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 3-7 Cell rise delay xét trường hợp positive_unate cổng Cell fall delay: khoảng thời gian tính từ 30% giá trị điện áp VDD cạnh xuống ngõ 30% giá trị điện áp VDD cạnh lên ngõ vào xét cổng thuộc loại “negative_unate” Trường hợp cổng thuộc loại “positive_unate” giá trị thời gian khoảng thời gian tính từ 30% giá trị điện áp VDD cạnh xuống ngõ 70% giá trị điện áp VDD cạnh xuống ngõ vào Hình 3-107 3108 minh họa khái niệm thời gian Hình 3-8 Cell fall delay xét trường hợp negative_unate cổng 17Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Hình 3-9 Cell fall delay xét trường hợp positive_unate cổng 3.2.2 Rise transistion Fall transistion Rise transistion: hay gọi thời gian lên, phần characterization xét thời gian lên ngõ cổng Tại cạnh lên ngõ ra, giá trị thời gian khoảng thời gian 90% giá trị điện áp VDD 10% giá trị điện áp VDD Hình 3-10 Rise transistion Fall transistion: hay gọi thời gian xuống, tương tự thời gian lên, giá trị khoảng thời gian 90% giá trị VDD 10% giá trị VDD Tuy nhiên giá trị tính cạnh xuống ngõ Hình 3-11 Fall transistion 3.2.3 Rise power Fall power Thực đo hai công suất chân ngõ vào cổng Khái niệm xét trường hợp công suất cổng, trường hợp ngõ vào thực tương tự Rise power: công xuất cổng tính khoảng thời gian ngõ rising tức chuyển từ mức thấp lên mức cao (0 V VDD) Fall power: công xuất cổng tính khoảng thời gian ngõ falling tức chuyển từ mức cao xuống mức thấp (VDD V) Sử dụng hàm tính tích phân “integ” cơng cụ Calculator vào OCEAN script để tính cơng suất Cơng thức tính tổng qt sau: 18Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu khoảng thời gian ngõ rising falling phụ thuộc vào việc đo công suất 3.2.4 Leakage power Leakage power cơng suất dịng điện rị gây Ta thực tính cơng suất hai trường hợp mạch mạng pull-up mạng pull-down Lý thực hai trường hợp mong muốn tìm giá trị cơng suất trường hợp “worst case” đủ Chọn giá trị lớn làm giá trị cơng suất rị (Leakage power) cần tìm Để đo cơng suất cơng cụ Calculator ta sử dụng công thức sau: Trong đó: giả sử là nguồn cung cấp VDD cho cổng, từ kết tích dịng 3.2.5 Input capacitance hàm tính giá trị trung bình điện áp VDD = V cung cấp cho cổng Giá trị điện dung ngõ vào tính tốn dựa vào cơng thức: , cho nguồn xung vào chân ngõ vào cổng sinh dòng diện ngõ vào thời điểm điện áp ngõ vào thay đổi từ mức thấp lên mức cao ngược lại Sở dĩ có dịng điện nhờ vào trình nạp xả tụ điện ngõ vào (Input capacitance) chân ngõ vào tương ứng Dựa vào công thức (1) suy ra: (2) Lấy tích phân vế phương trình (2) khoảng thời gian thời gian điện áp ngõ vào chuyển từ mức thấp lên mức cao Ta có: (3) Do đó: Từ sử dụng cơng thức sau cơng cụ Calculator để tính giá trị tụ chân ngõ vào sau: Trong đó: giả sử V1 nguồn xung chân ngõ vào thời gian nguồn xung ngõ vào rising falling 19Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu 3.2.6 Thực thí nghiệm Thực characteristic cho mộ cổng thực NOT, NAND2, NOR2 DFF điền kết vào bảng sau: Bảng 3-12 Leakage power cổng …………. Leakage power (pW) Bảng 3-13 Cell rise delay cổng DFF (ns) 0.01 0.02 0.04 0.06 0.08 0.09 0.095 2 5 1.07019 1.08378 1.19243 1.25533 1.38094 1.460832 1.586432 2.02345 2.05123 2.13246 2.18345 2.25986 2.34608 2.40856 6 3.14309 4.21354 5.36245 6.35242 6.63134 7.35223 8.15342 7 3.42903 4.42345 5.51235 6.52345 6.92343 7.40989 8.29905 8 3.72412 4.62144 5.35435 6.67078 7.10987 7.50896 8.48908 9 3.814144 4.80982 5.98747 6.90234 7.47592 8.29034 9.18773 9.5 4.12353 5.20024 6.19832 7.19823 7.93249 8.50243 9.49823 Bảng 3-14 Cell fall delay cổng DFF (ns) 2 0.01 0.02 0.04 0.06 0.08 0.09 0.095 5 6 7 8 9 9.5 1.0461 2.0313 3.1231 3.5344 3.6131 3.8452 4.1435 1,7294 2.3213 3.5464 4.5468 5.8971 6.0795 3.5968 4.8090 5.8282 6.0809 7.1231 7.8789 4.2131 5.4353 6.1235 6.6239 7.21341 8.1231 4.6455 5.6546 6.4354 6.8321 7.3435 8.3142 4.7213 5.8083 6.6091 6.9234 7.7252 8.6883 4.9123 6.1345 6.9234 7.235 7.9043 8.9634 5.2345 6.4980 7.3094 7.9435 8.5904 9.3645 9 9.5 Bảng 3-15 Rise transistion cổng DFF (ns) 0.01 0.02 0.04 0.06 2 5 6 7 8 45.48E-12 93.42 E-12 109.3 E-12 121.4 E-12 134.6 E-12 151.8 E-12 164.3 E-12 45.52E-12 94.95E-12 111.1E-12 124.3 E-12 135.2 E-12 152.5 E-12 164.9E-12 45.55E-12 95.12 E-12 111.4 E-12 124.7 E-12 135.8 E-12 153.2 E-12 165.6 E-12 46.23E-12 95.43 E-12 112.1 E-12 125.4 E-12 136.5 E-12 153.9 E-12 166.4 E-12 20Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số 0.08 0.09 0.095 Nguyễn Minh Hiếu 46.63E-12 96.14 E-12 112.8 E-12 125.9 E-12 137.3 E-12 154.6 E-12 167.7 E-12 47.14E-12 96.76 E-12 113.4 E-12 126.5 E-12 138.1 E-12 155.2 E-12 168.5 E-12 47.52E-12 97.53 E-12 114.2 E-12 127.1 E-12 139.4 E-12 155.8 E-12 169.6E-12 Bảng 3-16 Fall transistion cổng DFF (ns) 0.01 0.02 0.04 0.06 0.08 0.09 0.095 2 45.48E-12 45.52E-12 45.55E-12 46.23E-12 46.63E-12 47.14E-12 47.52E-12 5 93.42 E-12 94.95E-12 95.12 E-12 95.43 E-12 96.14 E-12 96.76 E-12 97.53 E-12 6 109.3 E-12 111.1E-12 111.4 E-12 112.1 E-12 112.8 E-12 113.4 E-12 114.2 E-12 7 8 121.4 E-12 124.3 E-12 124.7 E-12 125.4 E-12 125.9 E-12 126.5 E-12 127.1 E-12 134.6 E-12 135.2 E-12 135.8 E-12 136.5 E-12 137.3 E-12 138.1 E-12 139.4 E-12 9 151.8 E-12 152.5 E-12 153.2 E-12 153.9 E-12 154.6 E-12 155.2 E-12 155.8 E-12 9.5 164.3 E-12 164.9E-12 165.6 E-12 166.4 E-12 167.7 E-12 168.5 E-12 169.6E-12 21Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu THIẾT KẾ VÀ LAYOUT MẠCH SDRAM Figure8SDRAMlayout Figure9SDRAMDRC 22Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure10SDRAMLVS Figure11.ĐápứngtransisentcủaSDRAMvớiQ=0vàQ_bar=1 23Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure12.ĐápứngtransisentvớiQ=1vàQ_bar=0 24Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu THIẾT KẾ VÀ MÔ PHỎNG MẠCH CỘNG ADDER BIT Figure13MạchCMOSbộcộngFullAdder1bit Figure14MạchCMOSbộcộngfulladder4bit 25Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure15TínhiệusốA4bit Figure16TínhiệusốB4bitvàCarryin1bit 26Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure17ĐápứngTransisentcủangõraSumvàCarryout 27Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu SUBTRACTOR Figure18Fullsubtractor Figure19FS4BIT 28Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure20DifferentandBorrowsignal MULTIPLIER Figure21multiplier 29Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure22.Mạchmơphỏngkiểmtrachứcnăngcủabộnhân Figure23.ĐápứngtransisentcủabộnhânMultiplier 30Thí Nghiệm Thiết Kế Vi Mạch Số ... 4Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu - Hoàn thành layout cổng NOT 5Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch. .. Vout 7Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure1V1=0V Figure2V1=0.6V 8Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch. .. 1 1Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi Mạch Số Nguyễn Minh Hiếu Figure6.TransisentReponsecổngNOR2 1 2Thí Nghiệm Thiết Kế Vi Mạch Số Thí Nghiệm Thiết Kế Vi
Ngày đăng: 05/12/2022, 07:00
Xem thêm:
