KHOA HỌC CƠNG NGHỆ THIẾT KẾ BỘ XỬ LÝ TÍN HIỆU DỰA TRÊN THUẬT TOÁN LMS SIGNAL PROCESSOR DESIGN BASED ON LMS ALGORITHM Đỗ Thị Huyền1,*, Vũ Trọng Nghĩa1, Đặng Hồng Đức , Nguyễn Văn Khuê1, Bồ Quốc Bảo2 TĨM TẮT Bài báo trình bày thuật tốn thích nghi LMS cách thiết kế xử lý tín hiệu dựa thuật toán LMS Bài toán xử lý nhiễu tạp âm vấn đề quan trọng xử lý tín hiệu truyền Để nâng cao chất lượng tín hiệu thu được, thiết bị thu cần phải tích hợp khối xử lý để giảm thiểu ảnh hưởng nhiễu tạp âm, đồng thời bù trừ thay đổi kênh truyền Từ khóa: Thuật tốn thích nghi LMS, nhiễu, tạp âm ABSTRACT The paper presents LMS adaptive algorithm and how to design signal processor based on LMS algorithm The problem of noise and noise processing is an important issue in signal processing when transmitting To improve the quality of the received signal, the receiver needs to integrate processing units to minimize the effects of noise and noise, while compensating for changes in the channel Keywords: LMS adaptive algorithm, noise, noise processing Lớp TTMMT1, Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội Khoa Điện tử, Trường Đại học Công nghiệp Hà Nội * Email: thuhuyen.010198@gmail.com 1 GIỚI THIỆU Ngày với phát triển vượt bậc khoa học kỹ thuật, hệ thống tương tự thay hệ thống số Các công nghệ ứng dụng rộng rãi cho xử lý tín hiệu Bài tốn loại bỏ can nhiễu tạp âm ln ln vấn đề lớn hệ thống xử lý tín hiệu Để loại bỏ can nhiễu tạp âm thường sử dụng lọc Các lọc kinh điển thiết kế với mục đích chọn lọc tần số (bộ lọc thông thấp, lọc thông cao, lọc thơng dải, ) hay cực tiểu hóa bình phương trung bình tín hiệu sai lệch Tuy nhiên phương pháp yêu cầu cần phải biết trước đặc trưng thống kê nhiễu kỳ vọng, phương sai, hàm tương quan, giả định nhiễu tập âm q trình ngẫu nhiên khơng dừng tham số thay đổi theo thời gian việc thiết kế lọc theo phương pháp kinh điển khó đạt hiệu cao Để phù hợp với điều kiện thực tế người ta đề xuất phương pháp xử lý tín hiệu thích nghi Mục đích xử lý tín hiệu thích nghi đạt tín hiệu đầu tối ưu Việc nghiên cứu xử lý tín hiệu môi trường không ngừng dựa thuật tốn xử lý thích nghi có 118 Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC ● Số 10.2020 ý nghĩa thực tiễn lớn thiết kế hệ thống thơng tin có độ xác cao Trước cơng nghệ chế tạo IC cịn hạn chế nên việc thực thuật tốn xử lý tín hiệu thích nghi khó khăn Ngày cơng nghệ chế tạo IC phát triển vượt bậc nên việc sử dụng dụng cụ điện tử, thiết bị bán dẫn vi xử lý có độ tích hợp cao DSP, FPGA, để thực thuật toán xử lý tín hiệu thích nghi dễ dàng nhiều TỔNG QUAN VỀ LỌC THÍCH NGHI 2.1 Xử lý tín hiệu thích nghi Xử lý tín hiệu thực chất q trình lấy tín hiệu mong muốn từ tập tín hiệu có lẫn nhiễu đầu vào máy thu Tín hiệu truyền môi trường bị biến dạng tác động can nhiễu tạp âm Do thiết kế thu ta phải thiết kế để giảm tác động nhiễu nhiều tốt Với mục đích nâng cao độ tin cậy cho thiết bị thu hệ thống thơng tin cần phải tích hợp khối xử lý để giảm ảnh hưởng nhiễu tạp âm Những khối tồn hệ thống thông tin tương tự hệ thống thơng tin số, chúng quy lọc san Một ứng dụng quan trọng lọc loại bỏ nhiễu tạp âm Các lọc kinh điển thiết kế với mục đích chọn lọc tần số, có hiệu phổ tín hiệu có ích nhiễu ổn định, phân bố vùng riêng biệt miền tần số Hình Sơ đồ khối hệ thống xử lý tín hiệu thích nghi Để phù hợp với điều kiện thực tế người ta đề xuất phương pháp xử lý tín hiệu thích nghi Mục đích xử lý tín hiệu thích nghi tách thành phần có ích tốt theo nghĩa hay nghĩa khác Mọi thuật tốn xử lý tín hiệu thích nghi xuất phát từ tập điều kiện ban SCIENCE - TECHNOLOGY đầu, để đảm bảo tín hiệu thu tốt lọc thích nghi phải thực trình điều chỉnh trọng số lọc dù khơng biết trước tính chất thống kê tín hiệu vào Nhưng thay phải đưa tất thơng tin q trình ta phải đưa chuỗi mẫu tín hiệu thời điểm Có nhiều biện pháp để tìm tín hiệu mong muốn phương pháp hiệu chỉnh theo sai số bình phương trung bình phổ biến 2.2 Lọc tối ưu cầu biên Wiener Có hai yêu cầu đặt với lọc: gia trị ban đầu, khơng w(0) thường đặt vector Tính vector gradient ∇ ( ) hàm J(n) Giá trị vector trọng số lọc xác định theo chiều vector gradient vector trọng số lọc trước Quay lại bước hai lập lại trình trên, trực quan ta thấy hiệu chỉnh trọng số lọc liên chiều âm vector gradient kiến cho J(n) -> , hệ số lọc tối ưu tương ứng với lọc [1] Bộ lọc phải tuyến tính, điều nhằm để đơn giản q trình tính tốn Bộ lọc hoạt động rời rạc theo thời gian, yêu cầu nhằm lọc xây dựng phần cứng hay phần mềm số Tiêu chuẩn tối ưu lựa chọn từ phương án sau: Giá trị bình phương trung bình sai số đánh giá Kỳ vọng giá trị tuyệt đối sai số đánh giá Kỳ vọng bậc ba cao giá trị tuyệt đối sai số đánh giá Ở xét lọc tuyến tính tối ưu sử dụng tiêu chuẩn bình phương trung bình, lỗi e(n) lọc tuyến tính xác định sau: e(n) = d(n) – y(n) Hàm tổn thất (hàm định giá) J: tổ hợp nhiều e(n), định giá cho chuỗi tín hiệu, với E tốn tử kì vọng J =| ( )| = E[| ( )| ] Lọc Wiener có hàm định giá cực tiểu theo tiêu chuẩn bình phương trung bình, xét điều kiện để J cực tiểu Ta có quan hệ vào - lọc rời rạc tuyến tính thỏa mãn phương trình tích chập sau: Y(n) = ∑ Hình Lọc thích nghi gradient giảm dốc nhanh TỔNG QUAN VỀ PHẦN MỀM SYSTEMVUE 3.1 Khái niệm SystemVue môi trường thiết kế điện tử tự động (Electronic Design Automation - EDA) phục vụ việc thiết kế tầng hệ thống điện tử (Electronic System Layer - ESL) Phần mềm cho phép nhà thiết kế hệ thống thuật tốn nâng cấp tầng vật lý (PHY Layer) hệ thống không dây hệ thống thông tin cung cấp công cụ đắc lực cho RF, DSP hệ thống nhúng FPGA/ASIC Như tảng phục vụ cách nhìn nhận thiết kế ESL xử lý số tín hiệu, SystemVue thay mơi trường số thơng dụng, tương tự, tốn học [2] * u(n-k) Thành phần lỗi e(n) xác định hiệu tín hiệu mong muốn d(n) y(n): e(n) = d(n)-y(n) = d(n)- ∑ * u(n-k) Hàm định giá J viết sau: J= −∑ ∑ ∑ ∗ ∗ (− ) − ∑ ( − ) ∗ (− )+ Hệ phương trình Wiener - Hoft có dạng: ∑ r(i-k) = p(-k), k=1, − Các hệ số lọc: = p 2.3 Thuật toán lọc thích nghi gradient giảm dốc nhanh Các bước thực thuật toán sau: Vector trọng số lọc w gán giá trị ban đầu w(0), giá trị dự đoán ban đầu Trừ phi ta biết trước Hình Logo phần mềm SystemVue 3.2 Các tính phần mềm SystemVue Mơ trường làm việc chính: - Dễ sử dụng, đa nhiệm công cụ Windows cao cấp - Mục thiết kế đa hình hỗ trợ quy trình thiết kế khối (khối GUI, hỗ trợ ngơn ngữ C++ tốn học, VHDL) - Chú thích, đồ thị lưu trữ giá trị kiểm thử đầu vào/ra hệ thống Số 10.2020 ● Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC 119 KHOA HỌC CÔNG NGHỆ - Tùy chỉnh thời gian thực với công cụ thông báo trực tiếp hỗ trợ tương tác trực tiếp liên tục trình thiết kế - Thiết lập lọc cách đơn giản với việc click chuột [3] - Dễ dàng đóng gói IP nhiều định dạng thực ghép nối quy trình khơng liên tục Phần mơ tả quy trình thiết kế FPGA sử dụng phần mềm SystemVue Tương tự, việc nhúng hệ thống FPGA tập trung vào việc xây dựng theo hướng từ lên (bottom-up) VHDL/Verilog Cụ thể hơn, khó để mơ kiểm thử quy trình khối nhỏ hệ thống lớn với nhiều ngôn ngữ thiết kế khác nhau, Matlab Simulink, C/C++ - Mơi trường làm việc nhóm qua mạng đáng giá trực quan so với môi trường công nghiệp Giao diện thiết kế tùy chỉnh ngôn ngữ C++: - Xây dựng hệ thống dấu phẩy động - tĩnh ngôn ngữ C++ - Sửa lỗi khối với giao diện Microsoft Visual Studio quen thuộc 3.3 Quy trình thiết kế FPGA với phần mềm SystemVue Hình cho thấy quy trình thiết kế với phần mềm Agilent SystemVue Ngơn ngữ tốn phổ thơng cơng cụ sửa lỗi: - Tự động hỗ trợ với hàng trăm phép toán lỗi giao tiếp hệ thống - Hỗ trợ dạng văn giao diện GUI giúp cho việc tạo, mô kiểm thử dễ dàng - Giao diện dịng lệnh, cơng cụ sửa lỗi trực quan liên kết TCP/IP quen thuộc, thay cho loạt công cụ quyền khác Cơ chế mơ dịng liệu hiệu cao: - Hỗ trợ sóng mang phức RF, dịng liệu đồng thời gian dòng liệu tùy biến cho hệ thống tầng vật lý hiệu cao hiệu ứng RF, bao gồm đo đạc” thơng lượng” hệ thống radio có nhận thức (cognitive radio) - Chức Advanced Scheduler cho phép hệ thống liên kết phức tạp đa tốc độ - Hoạt động đa nhiệm vụ giúp tăng tốc độ mơ CPU có nhiều nhân - Hỗ trợ việc thiết kế với đoạn code HDL MATLAB có sẵn bên ngồi Hiệu ứng mơ hình lớp vật lý khối đa năng: - Các khối RF, DSP, logic kênh bao gồm môi trường thiết kế - Kiểm soát hiệu ứng tương tự, tạp âm pha, hệ số S, hiệu ứng lệch IF DC, phụ thuộc tần số nhiều Liên kết với việc đo đạc kiểm thử: - Giao tiếp I/O TCP/IP với thiết bị nhúng trực tiếp bên dịng liệu mơ dòng kênh - Tái sử dụng cài đặt, mã, vector kiểm tra IP mạng khơng dây chuyển từ thuật tốn sang việc kiểm tra thực tế - SystemVue cài đặt sẵn nhiều thiết bị giúp tạo nhiều tùy chọn Tổng hợp lọc số: - Các loại lọc tương tự FIR, IIR - Xem miền thời gian tần số, cách trực quan 120 Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC ● Số 10.2020 Hình Quy trình thực nhúng FPGA Quy trình bao gồm bước: Bước Thiết kế hệ thống kiểm thử môi trường dấu phảy động Bước Thiết kế hệ thống kiểm thử môi trường dấu phảy tĩnh Bước Tạo code HDL Bước Kiểm thử mô với ngôn ngữ HDL Bước Tạo file lập trình cho FPGA Bước Nạp file bit vào FPGA Bước Tạo tín hiệu phát tới FPGA để kiểm thử Bước Kiểm thử FPGA THIẾT KẾ BỘ XỬ LÝ TÍN HIỆU DỰA TRÊN THUẬT TỐN LMS 4.1 Thuật tốn LMS Thuật toán LMS xây dựng Wiener Hopf, thành viên quan trọng hệ thuật toán gradient ngẫu nhiên Đặc điểm bật LMS đơn giản, khơng u cầu tìm ma trận tương quan khơng cần tính ma trận nghịch đảo, thuật toán đơn giản sử dụng làm tiêu chuẩn cho thuật tốn xử lý thích nghi khác LMS thuật tốn lọc thích nghi tuyến tính,bao gồm hai q trình sau: Quá trình lọc: trình bao gồm việc tính tốn đầu lọc theo tín hiệu vào băng lọc đánh giá sai lệch đầu tín hiệu chuẩn (tín hiệu mong muốn) SCIENCE - TECHNOLOGY Q trình thích nghi: Đây trình điều khiển tự động trọng số lọc tương ứng với sai số đánh giá Như vậy, thuật toán LMS kết hợp đồng thời hai trình minh họa hình Hình Sơ đồ biểu diễn thuật tốn LMS Thuật tốn LMS sử dụng tiêu chuẩn bình phương trung bình cực tiểu để đánh giá sai số học Hình Biểu đồ trạng thái lỗi Kết thuật tốn LMS gồm: Tín hiệu đầu lọc: y(n)= (n).u(n) Sai số đánh giá: e(n) = d(n)-y(n) Phương trình cập nhật trọng số [1]: (n+1)= (n) + ( ) ∗ (n) 4.2 Thiết kế xử lý tín hiệu Mục tiêu: Thiết kế phần cứng từ thiết kế mức hệ thống thiết kế dựa mơ hình u cầu: Thiết kế mạch điện tử từ mức hệ thống phần mềm Systemvue Thiết kế xử lý tín hiệu dựa thuật tốn LMS dựa mơ hình với bậc lọc Hình Biểu đồ trọng số lỗ Hình Sơ đồ khối xử lý tín hiệu Hình 10 Datasheet sau thực KẾT LUẬN Nghiên cứu trình bày quy trình bước thiết kế mạch dùng phần mềm SystemVue, thiết kế mạch dùng SystemVue, thiết kế xử lý tín hiệu dựa thuật tốn LMS Hình Sơ đồ nguyên lý LMS KẾT QUẢ - Biểu đồ trạng thái lỗi hình - Biểu đồ số lỗi hình - Datasheet sau thực hình 10 TÀI LIỆU THAM KHẢO [1] K Technologies, 2014 FPGA Prototyping Using keysight systemVue USA [2] Richard E Haskell, 2009 Introduction to Digital Design Using Digilent FPGA Boards Số 10.2020 ● Tập san SINH VIÊN NGHIÊN CỨU KHOA HỌC 121 ... tín hiệu phát tới FPGA để kiểm thử Bước Kiểm thử FPGA THIẾT KẾ BỘ XỬ LÝ TÍN HIỆU DỰA TRÊN THUẬT TỐN LMS 4.1 Thuật tốn LMS Thuật toán LMS xây dựng Wiener Hopf, thành viên quan trọng hệ thuật toán. .. Mục tiêu: Thiết kế phần cứng từ thiết kế mức hệ thống thiết kế dựa mơ hình u cầu: Thiết kế mạch điện tử từ mức hệ thống phần mềm Systemvue Thiết kế xử lý tín hiệu dựa thuật tốn LMS dựa mơ hình... khối xử lý tín hiệu Hình 10 Datasheet sau thực KẾT LUẬN Nghiên cứu trình bày quy trình bước thiết kế mạch dùng phần mềm SystemVue, thiết kế mạch dùng SystemVue, thiết kế xử lý tín hiệu dựa thuật