Thiết kế và thi công bộ tính toán FFT 16 điểm dựa trên công nghệ FPGA

Bài viết Thiết kế và thi công bộ tính toán FFT 16 điểm dựa trên công nghệ FPGA trình bày thiết kế và thi công một bộ tính toán FFT (Fast Fourier transform) 16 điểm dựa trên công nghệ FPGA với kiểu dữ liệu là số phức trong đó phần thực và phần ảo được biểu diễn dưới dạng số thực dấu chấm tĩnh.

JOURNAL OF TECHNICAL EDUCATION SCIENCE Ho Chi Minh City University of Technology and Education Website: https://jte.hcmute.edu.vn Email: jte@hcmute.edu.vn ISSN: 1859-1272 FPGA-Based Design and Implementation of 16-Point FFT Calculator Nguyen Van Thanh Loc, Hoang Truong Huu Thuong, Mai Thi Hoai Nhi, Do Duy Tan * Faculty of Electrical and Electronics Engineering, Ho Chi Minh City University of Technology and Education, Vietnam * Corresponding author Email: tandd@hcmute.edu.vn ARTICLE INFO Received: 17/2/2022 Revised: 18/5/2022 Accepted: 1/8/2022 Published: 30/8/2022 KEYWORDS 16-point FFT; FPGA; R2SDF; Pipeline; Testbench ABSTRACT This paper presents a design and construction of a 16-point FFT calculator based on FPGA technology Specifically, the data is complex numbers in which the real and imaginary parts are represented as fixed-point real numbers Moreover, a fixed-point real number is defined by 16 bits with the high-significant bit being the 2's complement bit, the next bits being the integer part, and the last bits being the fractional part By means of simulations and FPGA board-based experimental results, we show the advantage of the proposed design compared to the existing ones The operating frequency of the system is 149,867 MHz giving 4,683,343 FFT calculations of 16-points per second with low error (only about 0.3) This design of FFT calculator could be extensible to perform multi-point transformations since it is designed in a pipeline architecture with modules that are easily resizable and can be embedded in systems that require the 16point FFT calculator Thiết Kế Và Thi Cơng Bộ Tính Tốn FFT 16 Điểm Dựa Trên Cơng Nghệ FPGA Nguyễn Văn Thành Lộc, Hồng Trương Hữu Thương, Mai Thị Hoài Nhi, Đỗ Duy Tân* Khoa Điện-Điện Tử, Trường Đại Học Sư Phạm Kỹ Thuật TPHCM, Việt Nam * Tác giả liên hệ Email: tandd@hcmute.edu.vn THÔNG TIN BÀI BÁO Ngày nhận bài: 17/2/2022 Ngày hoàn thiện: 18/5/2022 Ngày chấp nhận đăng: 1/8/2022 Ngày đăng: 30/8/2022 TỪ KHÓA 16-point FFT; FPGA; R2SDF; Pipeline; Testbench TÓM TẮT Bài báo trình bày thiết kế thi cơng tính tốn FFT (Fast Fourier transform) 16 điểm dựa công nghệ FPGA với kiểu liệu số phức phần thực phần ảo biểu diễn dạng số thực dấu chấm tĩnh Trong đó, số thực dấu chấm tĩnh xác định 16 bit với bit trọng số cao bit dấu bù 2, bit phần nguyên, bit cuối phần phân số Thông qua kết đánh giá qua mô thực thi thực tế kit FPGA, chúng tơi tính hiệu thiết kế đề xuất so với số thiết kế có Tần số hoạt động hệ thống 149.867 MHz cho 4,683,343 phép tính FFT 16 điểm giây sai số kết thấp (chỉ khoảng 0.3) Từ tính tốn FFT này, mở rộng để thực biến đổi nhiều điểm thiết kế theo kiến trúc pipeline với khối dễ dàng thay đổi kích thước nhúng vào hệ thống u cầu tính tốn FFT 16 điểm Doi: https://doi.org/10.54644/jte.71B.2022.1139 This is an open access article distributed under the terms and conditions of the Creative Commons Attribution-NonCommercial 4.0 International License which permits unrestricted use, distribution, and reproduction in any medium for non-commercial purpose, provided the original work is properly cited Copyright © JTE Giới thiệu Biến đổi Fourier nhanh (Fast Fourier transform - FFT) thuật toán cốt lõi, sử dụng rộng rãi hệ thống xử lý tín hiệu số truyền thơng Thuật tốn FFT triển khai vào năm 1965 Cooley Tukey [1] phát triển thành nhiều kiểu kiến trúc với mong muốn tối ưu JTE, Issue xx, February 20xx 10 JOURNAL OF TECHNICAL EDUCATION SCIENCE Ho Chi Minh City University of Technology and Education Website: https://jte.hcmute.edu.vn Email: jte@hcmute.edu.vn ISSN: 1859-1272 thời gian tính tốn, tài ngun phần cứng, lượng tiêu hao Hiện nay, kích thước tính tốn FFT ngày lớn từ 64 điểm với IEEE 802.11a [2] 256/512 điểm với IEEE 802.11ac [3] 256-2048 điểm cho IEEE 802.11ax [4] Ngoài hệ thống 4G LTE u cầu FFT có kích thước 128-2048 điểm [5] Từ [6] thấy kiến trúc pipeline FFT xem xét để thực thi có nhược điểm phải tăng số tầng thiết kế số điểm FFT tăng dẫn đến tốc độ tính tốn giảm Để khắc phục điều đó, [7]-[9] đưa thiết kế sử dụng khối FFT 16 điểm khối nhân, ghi lưu trữ để đạt thiết kế 64/128/256 điểm với tốc độ tính tốn nhanh Do đó, việc thiết kế tối ưu FFT 16 điểm có ý nghĩa thực tiễn việc thực thi FFT cho ứng dụng Ngoài ra, thiết kế báo [10] thực cho việc tính tốn FFT với số ngun có sai số cao thiết kế báo [11] [12] tồn nhược điểm tần số hoạt động thấp Do đó, báo này, chúng tơi đề xuất thiết kế tính tốn FFT với số phức có sai số so với thiết kế báo [10] Thiết kế đề xuất địi hỏi tài ngun logic 25% so với thiết kế báo [10] [11], có tần số hoạt động tối đa cao 2.4 lần so với thiết kế [10], lần so với thiết kế [11] 2.8 lần so với thiết kế [12] Cơ sở lý thuyết 2.1 Biến đổi Fourier nhanh số DFT N điểm thực với N phép nhân N(N − 1) phép cộng dẫn đến việc tính tốn trực tiếp từ DFT phần cứng có bất lợi khối lượng phép tính lớn, cần nhiều tài nguyên tốc độ thấp N FFT [1] triển khai với log N phép nhân Nlog N phép cộng tức giảm nhiều so với DFT Khơng dừng lại đó, thuật toán FFT khác đời với mong muốn tối ưu tài nguyên tốc độ số phân chia theo thời gian hay tần số, số 4, trộn số … Trong nội dung báo này, triển khai theo số phân chia theo tần số [1] 2.2 Các kiến trúc pipeline FFT Pipeline FFT nhóm kiến trúc thuật tốn FFT đặc biệt để tính tốn DFT cách Nó thỏa mãn yêu cầu thời gian thực xử lý liên tiếp liệu cung cấp liên tục thông qua xử lý Một số kiến trúc khác đề xuất dựa loại thuật toán theo số phân chia Các đặc điểm tài nguyên số kiến trúc pipeline FFT trình bày Bảng Có thể thấy kiểu kiến trúc R2SDF (Radix-2 Single-path Delay Feedback) R2MDC (Radix-2 Multipath Delay Commutation) dựa thuật tốn số có độ phức tạp thiết kế nhỏ nên dễ tiếp cận Chúng có thơng số tối ưu hoạt động 50%, tức với 16 chu kỳ xung clock cộng nhân hoạt động với chu kỳ Tuy nhiên R2SDF yêu cầu sử dụng ghi nên tiết kiệm tài nguyên phần cứng Do đó, chúng tơi chọn kiến trúc R2SDF để thiết kế tính tốn FFT 16 điểm 2.3 Kiến trúc R2SDF R2SDF kiến trúc pipeline FFT đơn đường hồi thuật toán số Dữ liệu đưa vào điểm tính tốn liên tục Cấu trúc luồng liệu R2SDF FFT 16 điểm minh hoạ hình chia tầng Các khối BF2 bướm điểm, khối 8, 4, 2, ghi FIFO (First-In First-Out) cuối khối nhân với thừa số xoay Dữ liệu luân chuyển sơ đồ bướm, bắt đầu điểm x(n) đưa vào FIFO tầng đầu tiên, sau điểm x(n) tính tốn bướm với điểm đầu, kết phép cộng đưa thẳng qua tầng cịn phép trừ lưu vào FIFO Khi FIFO có đủ kết phép trừ đưa qua nhân đến tầng Các tầng khác thực tương tự JTE, Issue xx, February 20xx 11 JOURNAL OF TECHNICAL EDUCATION SCIENCE Ho Chi Minh City University of Technology and Education Website: https://jte.hcmute.edu.vn Email: jte@hcmute.edu.vn ISSN: 1859-1272 Bảng So sánh tài nguyên phần cứng kiến trúc pipeline FFT [13] Tối ưu hoạt động Kiến trúc Bộ nhân phức Bộ cộng phức Thanh ghi Độ phức tạp khối điều khiển Bộ cộng Bộ nhân R2SDF log N − 2log N N−1 Đơn giản 50% 50% R2MDC log N − 2log N 3N/2 − Đơn giản 50% 50% R22 SDF log N − 4log N N−1 Trung bình 75% 75% R4SDF log N − 8log N N−1 Trung bình 25% 75% R4MDC 3(log N − 1) 8log N 5N/2 − Trung bình 25% 25% R4SDC log N − 3log N 2N − Phức tạp 100% 75% Hình Kiến trúc R2SDF FFT 16 điểm Thiết kế hệ thống 3.1 Sơ đồ khối toàn hệ thống Từ kiến trúc R2SDF, hệ thống thiết kế tương tự với khối Stage khối Controller để điều khiển, thể hình Đường liệu hệ thống phần thực phần ảo điểm FFT với phần tính tốn với kích thước 16 bit, kết nối xuyên suốt qua tầng Các khối hệ thống sử dụng xung clock đồng tầng chịu điều khiển tín hiệu toggle lúc Ngồi cịn có tín hiệu rst (reset) bất đồng để buộc tính tốn thực thi lại từ đầu với liệu đưa đến ngõ vào Hình Sơ đồ khối hệ thống FFT thiết kế 3.2 Khối Stage Khối gồm module Butterfly (bướm), FIFO, Multiplier (nhân với thừa số xoay) ROM (lưu giá trị thừa số xoay) minh họa hình Khối Stage có trạng thái hoạt động lựa chọn tín hiệu toggle Khi toggle = 0, liệu ngõ vào đưa vào FIFO ngõ FIFO đưa đến JTE, Issue xx, February 20xx 12 JOURNAL OF TECHNICAL EDUCATION SCIENCE ISSN: 1859-1272 Ho Chi Minh City University of Technology and Education Website: https://jte.hcmute.edu.vn Email: jte@hcmute.edu.vn nhân với thừa số xoay tương ứng, trạng thái nửa liệu Khi toggle = 1, liệu ngõ vào đưa đến bướm tính tốn, kết phép cộng đưa thẳng data_out, kết phép trừ lưu vào FIFO chờ trạng thái toggle = để nhân với thừa số xoay Hình Sơ đồ khối khối Stage 3.3 Module Butterfly Hình 4: Sơ đồ khối module Butterfly Module Butterfly có nhiệm vụ thực phép cộng trừ sơ đồ bướm điểm Tín hiệu ngõ vào a, b ngõ bf_sum, bf_dif, tín hiệu bao gồm phần thực phần ảo Tuy nhiên q trình thực thi khơng phải lúc bướm cần thực phép tính Vậy nên module cần có tín hiệu en cho phép thực thi, en=0 kết ngõ Module Butterfly bao gồm cộng, trừ hai đa hợp điều khiển tín hiệu cho phép, có sơ đồ RTL thể hình 3.4 Module FIFO FIFO ghi dịch, với thứ tự liệu vào trước trước Ở hệ thống này, FIFO không cố định kích thước mà thay đổi dựa theo vị trí tầng Ở tầng 1, kích thước FIFO ứng với 23 số phức, số 32 bit (16 bit cho phần thực 16 bit cho phần ảo), tầng 22  , tầng tầng số phức Như kích thước FIFO tầng 24i với i số tầng JTE, Issue xx, February 20xx 13 JOURNAL OF TECHNICAL EDUCATION SCIENCE Ho Chi Minh City University of Technology and Education Website: https://jte.hcmute.edu.vn Email: jte@hcmute.edu.vn ISSN: 1859-1272 3.5 Module Multiplier Hình Sơ đồ module Multiplier Khối Multiplier có sơ đồ RTL hình thực phép nhân liệu với thừa số xoay Vì khơng phải lúc hiệu cần nhân nên cần có tín hiệu điều khiển cho phép bỏ qua bypass Thừa số xoay lưu trữ module ROM (sẽ trình bày phần kế tiếp) chọn tín hiệu address Lúc liệu đầu vào mul_in nhân với W_k lấy từ module ROM nhân số phức Việc lựa chọn địa cho module ROM trình bày phần module Address counter 3.6 Module ROM ROM ROM: array (0:N/2-1) k=0 F k < N/2 T Theta=2*pi*k/N ROM (k)=(cos(Theta),-sin(Theta)) k=k+1 END Hình 6: Lưu đồ module ROM Module ROM nhớ lưu trữ giá trị thừa số xoay Vì FFT N điểm giảm N/2 thừa N số so với DFT nên ta cần tính tốn lưu trữ giá trị WNk với k = 0, 1, … , − Lưu đồ thuật toán ROM thể hình Trong ROM khởi tạo với kiểu mảng số phức Sau đó, vịng lặp thực thi để tính giá trị Theta lũy thừa e−j Euler e−jθ = cos(θ) − jsin(θ) để lưu vào ROM 2πk N biến đổi sang công thức 3.7 Module Address counter Trong thiết kế khối Stage, cạnh lên xung clock, liệu ngõ thay đổi phụ thuộc vào liệu ngõ vào liệu FIFO Do trạng thái khối Stage thay đổi N/2 chu kỳ xung clock địa cần dùng từ đến N/2 –1 nên Address counter đếm mod N/2 Giá trị khởi tạo biến đếm 0, counter tăng xuất cạnh lên xung clock trở đếm đến N/2 3.8 Khối Controller Qua thiết kế khối Stage thấy Stage_1 cần đổi trạng thái toggle sau chu kỳ xung clock, tương ứng với khối Stage lại 4, 2, xung clock Như khối Controller mạch JTE, Issue xx, February 20xx 14 JOURNAL OF TECHNICAL EDUCATION SCIENCE Ho Chi Minh City University of Technology and Education Website: https://jte.hcmute.edu.vn Email: jte@hcmute.edu.vn ISSN: 1859-1272 đếm bit với bit trọng số cao điều khiển khối Stage đầu tiên, bit trọng số thấp điều khiển khối Stage cuối 3.9 Mạch kiểm tra Sơ đồ khối mạch kiểm tra thể hình Các khối Data_in_ROM Data_out_ROM có nhiệm vụ lưu trữ đẩy liệu x(n) ngõ vào lưu kết ngõ xếp lại theo thứ tự X(k) Khối LCD_Controller có chức hiển thị giá trị X(k) lựa chọn switch đếm theo nhị phân Hình Sơ đồ khối mạch kiểm tra Kết đánh giá qua mô kit FPGA thực tế Bài báo sử dụng liệu ngõ vào sau để đánh giá kết quả: xn={(1,-1),(2,-2),(3,-3),…,(16,-16)} 4.1 Tài nguyên sử dụng Bảng Tài nguyên tính FFT 16 điểm Used Available Utilization 1803 4656 38% 156 9312 1% 3127 9312 33% 66 232 28% 12 20 60% 24 4% Bảng Tần số hoạt động tối đa tính tốn FFT 16 điểm Speed Grade -4 Logic Utilization Number of Slices Number of Slices Flip Flops Number of input LUTs Number of bonded IOBs Number of MULT18X18SIOs Number of GCLKs Maximum Frequency Minimum input arrival time before clock 149.867 MHz 7.452 ns Maximum output required time after clock Maximum combinational path delay 51.977 ns 52.564 ns Bảng tóm tắt tài ngun cần sử dụng cho tính tốn FFT 16 theo kiến trúc pipeline R2SDF tổng hợp dùng phần mềm Xilinx ISE 14.7, giả sử chọn dòng chip FPGA XC3S500E Tần số xung clock tối đa hoạt động 149.867 MHz Như giây, tính tốn thực (149.867*10^6)/32 = 4,683,343 phép tính FFT 16 điểm Thiết kế đề xuất Slices Flip Flops input LUTs IOBs Fmax (MHz) JTE, Issue xx, February 20xx 1803 156 3127 66 149.867 Abhishek Mankar [10] 2389 1913 3972 x 61.831 Bảng So sánh với thiết kế khác Josue Saenz Parvin and [11] Hussain [12] x 2402 x 295 223 x x 51 54.089 25 15 JOURNAL OF TECHNOLOGY EDUCATION SCIENCE Ho Chi Minh City of Technology and Education Website: https://jte.hcmute.edu.vn/index.php/jte/index Email: jte@hcmute.edu.vn ISSN: 1859-1272 Kết so sánh thiết kế đề xuất báo với thiết kế có thể bảng Có thể thấy tài nguyên thiết kế đề xuất so với thiết kế [10] [11] giảm khoảng 25%, đồng thời tần số hoạt động tối đa (Fmax) lớn 2.4 lần so với [10] lần so với [11] So với thiết kế [12], thiết kế đề xuất sử dụng nhiều tài nguyên tạo tần số hoạt động lớn 2.8 lần thiết kế cũ 4.2 Kết đánh giá chức qua mô Sau chạy mô với liệu ngõ vào trình bày, dạng sóng thu minh họa hình Hình Dạng sóng tín hiệu tính tốn FFT 16 điểm 4.3 Kết đáng giá thực tế kit FPGA Hình Phần cứng thực tế Hình 10 Kết thực tế JTE, Issue 71B, August 2022 16 JOURNAL OF TECHNOLOGY EDUCATION SCIENCE Ho Chi Minh City of Technology and Education Website: https://jte.hcmute.edu.vn/index.php/jte/index Email: jte@hcmute.edu.vn ISSN: 1859-1272 Mạch kiểm tra tổng hợp nạp xuống kit FPGA Spartan-3E hình 9, kết thể hình 10 Kết thực thi mô thực tế không cho thấy chênh lệch Để so sánh kết tổng quát hơn, kết ngõ X(k) hệ thống liệt kê so sánh với kết lý thuyết tính MATLAB bảng với sai số ghi nhận tối đa 0.2853 Kết luận Qua trình đánh giá kết thực thi tính tốn FFT 16 điểm, thấy thiết kế hoạt động tốt, kết cho tương đối xác so với lý thuyết từ mô đánh giá thực tế kit FPGA Tài nguyên hệ thống sử dụng so sánh với thiết kế xem xét từ đầu [10] [11] khoảng 25%, đạt tần số hoạt động cao 149.867 MHz cho tốc độ biến đổi Fourier nhanh 16 điểm 4,683,343 lần giây Thiết kế trình bày khắc phục nhược điểm tần số thấp dùng số nguyên dẫn đến sai số nhiều nghiên cứu trước Ngồi ra, việc thiết kế theo kiến trúc pipeline dễ dàng mở rộng sử dụng tính tốn FFT nhiều điểm Các ứng dụng không sử dụng FFT mà IFFT (Inverse Fast Fourier Transform) nên tích hợp thêm IFFT với module có sẵn linh hoạt chuyển đổi với tín hiệu điều khiển ngõ vào Ngồi ra, việc cải tiến nâng cấp điều bắt buộc dùng board mạch FPGA tích hợp khối xử lý DSP nhằm làm tăng tốc độ xử lý, giảm bớt lượng tài nguyên cần thiết, hỗ trợ dấu chấm động cho kết xác Không thế, việc nghiên cứu ứng dụng thuật toán FFT phức tạp số 4, hay chí 16 giúp tính tốn FFT nhiều điểm hoạt động hiệu Bảng So sánh kết thực tế lý thuyết tính tốn FFT 16 điểm thiết kế X(k) X(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) X(8) X(9) X(10) X(11) X(12) X(13) X(14) X(15) Thực tế (136.0, −136.0) (32.0, 48.0) (11.25, 27.25) (3.6875, 19.6875) (0.0, 16.0) (−2.5, 13.5) (−4.75, 11.25) (−6.5, 9.5) (−8.0, 8.0) (−9.5, 6.5) (−11.25, 4.75) (−13.1875, 2.8125) (−16.0, 0.0) (−20.0, −4.0) (−27.25, −11.25) (−48.0, −32.0) Lý thuyết (136.0, −136.0) (32.2187, 48.2187) (11.3137, 27.3137) (3.9728, 19.9728) (0.0, 16.0) (−2.6546, 13.3454) (−4.6863, 11.3137) (−6.4087, 9.5913) (−8.0, 8.0) (−9.5913, 6.4087) (−11.3137, 4.6863) (−13.3454, 2.6546) (−16.0, 0.0) (−19.9728, −3.9728) (−27.3137, −11.3137) (−48.2187, −32.2187) Chênh lệch |∆𝐗𝐤| (0.0, 0.0) (0.2187, 0.2187) (0.0637, 0.0637) (0.2853, 0.2853) (0.0, 0.0) (0.1546, 0.1546) (0.0637, 0.0637) (0.0913, 0.0913) (0.0, 0.0) (0.0913, 0.0913) (0.0637, 0.0637) (0.1579, 0.1579) (0.0, 0.0) (0.0272, 0.0272) (0.0637, 0.0637) (0.2187, 0.2187) TÀI LIỆU THAM KHẢO [1] [2] [3] J Cooley and J Tukey, “An Algorithm for the Machine Calculation of Complex Fourier Series”, Mathematics of Computation, vol 19, pp 297-301, Apr 1965 C Lin, Y Yu and L Van, “A Low-Power 64-Point FFT/IFFT Design for IEEE 802.11a WLAN Application”, IEEE International Symposium on Circuits and Systems, pp 4523-4526, May 2006 P Wang, J McAllister and Y Wu, “Software Defined FFT Architecture for IEEE 802.11ac”, 2013 IEEE Global Conference on Signal and Information Processing, pp 1246-1249, Dec 2013 JTE, Issue 71B, August 2022 17 JOURNAL OF TECHNOLOGY EDUCATION SCIENCE Ho Chi Minh City of Technology and Education Website: https://jte.hcmute.edu.vn/index.php/jte/index Email: jte@hcmute.edu.vn ISSN: 1859-1272 [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15] [16] [17] P Dinh, L Lanante, M Nguyen, M Kurosaki and H Ochi, “An Area-Efficient Multimode FFT Circuit for IEEE 802.11ax WLAN Devices”, 2017 19th International Conference on Advanced Communication Technology, pp 735-739, Feb 2017 J Zyren, “Overview of the 3GPP Long Term Evolution Physical Layer”, Freescale Semiconductor, Jul 2007 B Zhou, Y Peng and D Hwang, “Pipeline FFT Architectures Optimized for FPGAs”, International Journal of Reconfigurable Computing, vol 2009, Sep 2009 K Maharatna, E Grass, and U Jagdhold, “A 64-Point Fourier Transform Chip for High-Speed Wireless LAN Application Using OFDM”, IEEE Journal of Solid-State Circuits, vol 39, no 3, pp 484-493, Mar 2004 B Fernandes and H Sarmento, “FPGA Implementation and Testing of A 128 FFT for A MB-OFDM Receiver”, Analog Integrated Circuits and Signal Processing, vol 70, pp 241-248, Sep 2011 S Gupta, “Low Power Implementation of Fast Fourier Transform Processor on FPGA”, International Journal of Advanced Computer Research, vol 3, no 4, pp 98-105, Dec 2013 Abhishek Mankar, A Diptisankar Das and N Prasad, “FPGA Implementation of 16-Point Radix-4 Complex FFT Core Using NEDA”, Students Conference on Engineering and Systems (SCES), pp 1-5, 2013 S Saenz, J Raygoza, E Becerra, S Cisneros and J Dominguez, “FPGA Design and Implementation of Radix-2 Fast Fourier Transform Algorithm with 16 and 32 Points”, 2015 IEEE International Autumn Meeting on Power, Electronics and Computing (ROPEC), pp 1-6, 2015 K N Parvin and M Z Hussain, "Impact of radices for the design of efficient FFT processor," 2018 2nd International Conference on Inventive Systems and Control (ICISC), pp 950-954, 2018 S He and M Torkelson, “A new approach to pipeline FFT processor”, Proceedings of the 10th International Parallel Processing Symposium, pp 766-770, Apr 1996 M Garrido, M Acevedo, A Ehliar and O Gustafsson, “Challenging the Limits of FFT Performance on FPGAs”, 2014 International Symposium on Integrated Circuits (ISIC), pp 172-175, 2014 V Patil and T M Manu, "FPGA Implementation Radix-2 DIT FFT Using Fixed Point Arithmetic and Reduced Arithmetic Complexity," 2021 International Conference on Intelligent Technologies (CONIT), 2021 J Wang, Y Xie, B Li, C Yang and S Hu, "The Reconfigurable Pipelined Variable-point FFT Processor Design," 2019 IEEE International Conference on Signal, Information and Data Processing (ICSIDP), 2019 S Sanjeet, B D Sahoo and K K Parhi, "Comparison of Real-Valued FFT Architectures for Low-Throughput Applications using FPGA," 2021 IEEE International Midwest Symposium on Circuits and Systems (MWSCAS), 2021 Nguyen Van Thanh Loc received his B.S degree from Ho Chi Minh City University of Technology and Education (HCMUTE), Vietnam, in 2020 His main research interests include communication networks and applications of errorcontrol coding for wireless communications Hoang Truong Huu Thuong received his B.S degree from Ho Chi Minh City University of Technology and Education (HCMUTE), Vietnam, in 2021 His main research interests include communication networks and FPGAbased design for DSP applications Mai Thi Hoai Nhi received his B.S degree from Ho Chi Minh City University of Technology and Education (HCMUTE), Vietnam, in 2021 Her main research interests include wireless communication networks and FPGAbased designs for DSP applications Do Duy Tan received his B.S degree from Ho Chi Minh City University of Technology (HCMUT), Vietnam, and M.S degree from Kumoh National Institute of Technology, Korea, in 2010 and 2013, respectively He received his Ph.D degree from Autonomous University of Barcelona, Spain, in 2019 He is currently with the Department of Computer and Communication Engineering, Ho Chi Minh City University of Technology and Education (HCMUTE) in Vietnam as an Assistant Professor His main research interests include real-time optimisation for resource allocation in wireless networks and coding applications for wireless communications JTE, Issue 71B, August 2022 18 ... thi? ??t kế sử dụng khối FFT 16 điểm khối nhân, ghi lưu trữ để đạt thi? ??t kế 64/128/256 điểm với tốc độ tính tốn nhanh Do đó, việc thi? ??t kế tối ưu FFT 16 điểm có ý nghĩa thực tiễn việc thực thi FFT. .. số so với thi? ??t kế báo [10] Thi? ??t kế đề xuất đòi hỏi tài nguyên logic 25% so với thi? ??t kế báo [10] [11], có tần số hoạt động tối đa cao 2.4 lần so với thi? ??t kế [10], lần so với thi? ??t kế [11] 2.8... R2SDF để thi? ??t kế tính tốn FFT 16 điểm 2.3 Kiến trúc R2SDF R2SDF kiến trúc pipeline FFT đơn đường hồi thuật toán số Dữ liệu đưa vào điểm tính tốn liên tục Cấu trúc luồng liệu R2SDF FFT 16 điểm minh