Đang tải... (xem toàn văn)
Bài viết Thiết kế và tối ưu thực thi bộ giải mã cầu trên phần cứng chuyên dụng cho hệ thống thông tin vô tuyến MIMO đề xuất một cách tiếp cận hiệu quả và có tính khả dụng cao cho thiết kế bộ giải mã cầu trên phần cứng có thể cấu hình lại (FPGA). Thiết kế được đánh giá là mang lại giá trị tiệm cận về chất lượng của phương pháp ước lượng hợp lý cực đại (ML) nhưng với độ phức tạp tính toán giảm đáng kể.
Kỹ thuật điều khiển & Điện tử Thiết kế tối ưu thực thi giải mã cầu phần cứng chuyên dụng cho hệ thống thông tin vô tuyến MIMO Nguyễn Minh Thường1, Trần Xuân Nam2, Nguyễn Đức Thắng2, Vũ Tiến Anh2, Trịnh Quang Kiên2* Viện KH-CN quân sự; Học viện Kỹ thuật quân * Email: kien.trinh@lqdtu.edu.vn Nhận bài: 01/4/2022; Hoàn thiện: 08/5/2022; Chấp nhận đăng: 17/5/2022; Xuất bản: 28/6/2022 DOI: https://doi.org/10.54939/1859-1043.j.mst.80.2022.80-91 TÓM TẮT Bộ tách tín hiệu hợp lý cực đại (Maximum likelihood – ML) đạt tỷ lệ lỗi bit tốt địi hỏi độ phức tạp tính tốn cao Điều làm cho thuật tốn khơng áp dụng thực tế Do đó, nhiều kiến trúc giải mã đề xuất để khắc phục độ phức tạp cao tách tín hiệu ML Trong số đó, thuật tốn giải mã cầu (Sphere decoder – SD) cách tiếp cận hứa hẹn cung cấp chất lượng gần ML với khối lượng tính tốn hợp lý Bài báo đề xuất cách tiếp cận hiệu có tính khả dụng cao cho thiết kế giải mã cầu phần cứng cấu hình lại (FPGA) Thiết kế đánh giá mang lại giá trị tiệm cận chất lượng phương pháp ước lượng hợp lý cực đại (ML) với độ phức tạp tính tốn giảm đáng kể Từ khố: MIMO; FPGA; Ghép khơng gian (SM); Bộ giải mã cầu (SD); Hợp lệ cực đại (ML) MỞ ĐẦU Trong nghiên cứu gần đây, hệ thống truyền thông MIMO chứng minh có khả tăng dung lượng kênh nâng cao độ tin cậy kênh truyền vô tuyến Ý tưởng hệ thống MIMO khả biến hiệu ứng lan truyền đa đường, vốn trở ngại giao tiếp vô tuyến thông thường, thành lợi ích cho hệ thống [1] Hiện nay, kỹ thuật MIMO chấp nhận tiêu chuẩn giao tiếp vô tuyến cho hệ thống truyền thông không dây đại hệ thống thông tin di động 4G LTE, 5G, Wi-Fi, WiMAX, cho phép tăng thông lượng truyền dẫn cách thực sửa đổi lớp PHY MAC [2] Với gia tăng số lượng ăng-ten phát bậc điều chế, độ phức tạp giải mã hợp lệ cực đại tối ưu ML (Maximum Likelihood) tăng lên theo cấp số nhân khiến khơng cịn phù hợp để triển khai phần cứng thời gian thực, đặc biệt hệ thống MIMO cỡ lớn (Massive MIMO) [1, 3] Giải mã cầu (Shpere Decoder – SD) giải pháp tiếp cận để giảm bớt độ phức tạp tách tín hiệu hệ thống ghép kênh phân chia theo không gian (Spatial Division Multiplexing – SDM) đa truy cập phân chia theo không gian (Spatial Division Multiple Access – SDMA) trì đường cong BER SD tiệm cận với đường cong BER giải mã ML Giải mã cầu ban đầu giới thiệu vào năm 1985 Finke Pohst [4], kỹ thuật để giảm khối lượng tính tốn tìm véc tơ có độ dài ngắn lưới SD lần sử dụng truyền thông vào năm 1993 để giải mã mềm mã Golay Viterbi Bigleri [5] Sau đó, số lượng lớn nghiên cứu thuật toán giải mã cầu nghiên cứu với mục đích đảm bảo hệ số phẩm chất giải mã SD tiến gần tới chất lượng giải mã ML với độ phức tạp tính tốn giảm đáng kể [4, 6-8] Một số sơ đồ tìm kiếm sử dụng giải mã cầu kể đến tìm kiếm theo chiều sâu, tìm kiếm theo chiều rộng [9-11] tìm kiếm theo chiều sâu kết hợp chiều rộng chiều sâu [12] Một phương pháp khác giảm độ phức tạp cho tìm kiếm theo độ sâu thuật toán giải mã Schnorr-Euchner (SE) [13, 14] Thuật toán liệt kê xếp 80 N M Thường, …, T Q Kiên, “Thiết kế tối ưu thực thi … hệ thống thông tin vô tuyến MIMO.” Nghiên cứu khoa học công nghệ khoảng cách Euclid chúng theo thứ tự tăng dần để tìm kiếm ưu tiên Q trình dừng lại giải pháp thỏa đáng tìm thấy siêu cầu, tránh tăng thêm khối lượng tính tốn [5, 14] Tuy nhiên, độ phức tạp tính tốn loại phương pháp giải mã phụ thuộc vào giá trị chọn bán kính cầu mức độ nhiễu điều kiện kênh truyền Những yếu tố dẫn đến thơng lượng độ trễ khơng thể đốn trước không phù hợp cho việc triển khai phần cứng Do đó, nghiên cứu này, chúng tơi thực thi thiết kế đề xuất kiến trúc cho giải mã cầu để đánh giá chất lượng hệ thống tài nguyên chiếm dụng Tối ưu thiết kế cho hệ thống đảm bảo cân tài nguyên sử dụng hệ số phẩm chất BER, thông lượng hệ thống để mang lại hiệu thiết kế tối ưu Với kiến trúc cho giải mã cầu đề xuất, hệ số phẩm chất BER thông lượng hệ thống tối ưu điều chỉnh thơng qua tham số khởi tạo cầu Đóng góp nghiên cứu đề xuất thực thi kiến trúc cho giải mã cầu SD tảng phần cứng FPGA đạt tỉ lệ lỗi bit xấp xỉ tách ML với độ phức tạp phù hợp cài đặt linh kiện có tài nguyên tương đương với FPGA Kintex XC7k325 Virtex UltraScale+ xcvy7p-flva2104-3-e-EVAL hãng Xilinx Phần lại báo tổ chức sau: Phần trình bày mơ hình hệ thống chung định dạng tín hiệu tương ứng Phần trình bày thực thi phần cứng chuyên dụng thuật toán giải mã cầu Phần kết luận báo NỘI DUNG CẦN GIẢI QUYẾT 2.1 Mơ hình hệ thống H (NR x NT) x1 x2 s2 n3 x3 nN xN R y1 s1 n2 s3 sN R T y2 y3 yN R MIMO channel MIMO SD Detector y n1 MIMO Reciever MIMO Transmitter x Hình Sơ đồ khối hệ thống MIMO tổng quát Xem xét hệ thống MIMO với anten phát anten thu hình Kênh MIMO đặc trưng ma trận kênh phức H hij N R NT N R NT , phần tử H có phân bố với phương sai đơn vị kỳ vọng không Các thông số mô tả độ suy hao lệch pha đường dẫn từ ăng-ten phát đến ăng-ten thu; chúng giả định biết trước cách hồn hảo (có thể thơng qua giai đoạn ước lượng kênh) Đối với trình truyền dẫn, phần tử xi véc-tơ tín hiệu phức x xi T NT 1 gửi đồng thời qua anten phát, tập hợp chịm điều chế tín hiệu Do đó, véc-tơ tín hiệu N 1 phức nhận y yi N R 1 N R 1 biểu thị cơng thức: y = Hx + n đó, n ni N R 1 (1) ~ CN 0, I véc-tơ tạp âm Gauss phức trắng cộng tính (AWGN) Bộ giải mã ML thực tìm kiếm theo phương pháp vét cạn tất véc-tơ ký hiệu có tập S NT 1 để thu véc-tơ phát với cự ly Euclid nhỏ nhất: xˆ ML arg y Hx xΩ Tạp chí Nghiên cứu KH&CN quân sự, Số 80, - 2022 (2) 81 Kỹ thuật điều khiển & Điện tử Do đó, độ phức tạp tính tốn giải mã ML tăng lên theo hàm mũ bậc điều chế tín hiệu M số lượng ăng-ten thu hệ thống Bộ giải mã cầu SD đơn giản hóa giải mã ML việc hạn chế điểm tìm kiếm SD để giảm độ phức tạp tính tốn theo hướng so sánh điểm tín hiệu nằm bên siêu cầu với bán kính xác định trước hình thành xung quanh véc-tơ tín hiệu nhận được, tức là: xˆ SD arg y Hx (3) xS đó, S NT 1 : y Hx rsph tập hợp tất điểm nằm lưới thỏa mãn khoảng cách tới y ln nhỏ bán kính rsph siêu cầu Việc chọn giá trị rsph quan trọng có ý nghĩa định trực tiếp đến độ phức tạp tính toán SD hiệu suất BER Để giảm số lượng tính tốn SD, phương trình (3) chuyển đổi thành dạng khác tương đương nhờ biến đổi QRD cho ma trận kênh H , H = QR ma trận Q ma trận đơn có kích thước QQH I R ma trận tam giác Thay H QR sau biến đổi, biểu thức (1) trở thành: y = Rx + QHn với y = QH y (4) Lưu ý Q H n có thống kê với n , nên phương trình (3) biến đổi dạng tương đương: xˆ = arg y - Rx yˆ = Rx (5) xS Phương trình (5) tính tốn thơng qua hàm giá trị sau: ˆ = y - Rx rsph D(y,y) (6) ˆ khoảng cách Euclide phần Vì ma trận R tam giác nên hàm giá trị D(y,y) tính tốn đệ quy từ ăng ten phát đến ăng ten phát khác: ˆ Dm (y, y) NR NT i m j ( yi Rij xij )2 (7) ˆ = D1 (y,y) ˆ D(y,y) (8) NT ˆ = Dm (y, y) ˆ + ym 1 Rm 1,i xi Dm 1 (y, y) i m 1 (9) với ym 1 phần tử thứ (m-1) vector tín hiệu thu sau nhân với Q H , Ri , j ˆ khoảng cách phần tử ma trận R thuộc hàng thứ cột thứ hàm giá trị Dm (y,y) Euclid phần symbol x mức tìm kiếm m Đối với tất véc-tơ ký hiệu phát thỏa ˆ =0 mãn x j x S NT 1 NT 1 : Rx - y rsph , khởi tạo D NR 1 (y,y) ˆ rsph ˆ Dm1 (y,y) Dm (y,y) m 2 rsph rsph m NR D (y, y)ˆ i m 1 (10) i Đối với việc triển khai phần cứng, việc thực phân rã giá trị thực (RVD) hiệu 82 N M Thường, …, T Q Kiên, “Thiết kế tối ưu thực thi … hệ thống thông tin vô tuyến MIMO.” Nghiên cứu khoa học công nghệ quả, điều giúp đơn giản hóa việc tính tốn khoảng cách Euclid Phép phân tích giá trị thực tách phương trình kênh (1) thành biểu diễn giá trị thực sau [15]: (y ) (H) (H) (x) (n) (y ) (H) (H) (x) (n) (11) với (.) , (.) tương ứng biểu diễn phần thực phần ảo véc-tơ phức Hơn nữa, giải phương trình (1) thơng qua phương trình (11) với bước trên, với việc biến đổi tập hợp chòm phức thành tập số nguyên sau: Sr M 1, , M (12) đó, bậc điều chế Sau đó, QRD thực nói chung dựa phương trình kênh tăng cường (12) Kích thước ma trận kênh tương đương (H) , ma trận đơn , , (Q) ma trận tam giác (R ) biến đổi thành Số lượng cấp độ tìm kiếm thay đổi thành Trong phần sau, trình bày thực thi thuật tốn giải mã cầu phần cứng chuyên dụng 2.2 Thực thi phần cứng chuyên dụng thuật toán giải mã cầu Trong phần này, mô tả việc triển khai VHDL hệ thống 4×4 MIMO với điều chế 16-QAM sử dụng thuật tốn giải mã cầu Tồn thiết kế mô tả dùng ngôn ngữ VHDL mô mặt chức dùng phần mềm Xilinx Vivado 2016.4 Dữ liệu đầu vào tạo Matlab, với mức độ ngẫu nhiên gần lý tưởng (tỷ lệ bit 0/1 50/50) Sau đó, tín hiệu 16-QAM ánh xạ cộng thêm tạp âm nhiễu trắng AWGN Bộ liệu gồm triệu mẫu đầu vào cho phép giúp ta đánh giá sát thực chức chất lượng hệ thống 2.2.1 Thiết kế khối tính tốn khối giải mã cầu Chosen Path Pruned Branch Backtrack Phase -3 -3 -1 -1 -3 -1 1 Layer Layer Layer Phase -3 -1 -3 -1 -3 -1 -3 -1 -3 1 -1 -3 1 -1 -3 -3 -1 -1 -3 -1 -3 -1 Layer -3 -1 Layer Layer Phase -3 -1 -3 -1 -3 -1 -3 -1 -3 -1 Layer -3 -1 3 -3 -1 -3 -1 -3 -1 -3 -1 -3 -1 3 Layer -3 -1 Initial Radius -3 -1 Radius update -3 Radius update -1 -3 -1 Radius update -3 Radius update -1 Radius update -3 -1 Radius update Hình Cây giải mã thuật tốn giải mã cầu Tồn chức tính tốn giải mã cầu thực khối chức nhất, gọi CELL với sơ đồ trình bày hình 3, hình Thiết kế đảm bảo tính đơn giản, thống khả mở rộng thiết kế sau Tất lớp tìm kiếm (gọi tắt lớp) trình giải mã SD thực CELL Tồn q trình tính tốn chia thành ba pha Pha thứ tính lớp đầu tiên, pha tính Tạp chí Nghiên cứu KH&CN quân sự, Số 80, - 2022 83 Kỹ thuật điều khiển & Điện tử tiếp lớp pha cuối tính lớp cịn lại (hình 2) Giữa pha tính tốn, liệu trung gian lưu ghi để chờ xử lý Bằng cách tính tốn mà tài ngun sử dụng cách hiệu bảo đảm mặt chức Khối tính tốn CELL Phần tử tính tốn SD-Element (SDE) thực tính giá trị bán kính cầu mới, phép tính thuật tốn giải mã cầu Theo lý thuyết trình bày phần trước ta có cơng thức tính trình bày phía Phần tử tính tốn phải thực phép tính tài ngun phần cứng có sẵn FPGA rm21 rm2 em ( xˆm ) (13) Nhằm mục đính dễ dàng áp dụng phép tính phần cứng (tránh phép toán khai căn) thống tên gọi tập liệu đầu vào, công thức biến đổi tương đương sau: rm21 rm2 xi Rm,i Q ' y m i 1 THIRD LAYER SDE_4 SDE_16 SDE_0 SDE_1 SDE_5 SDE_17 SDE_2 SDE_3 CELL 16 SECOND LAYER FIRST LAYER (14) SDE_6 SDE_7 SDE_14 SDE_18 SDE_15 SDE_82 CELL 64 SD_CELL SDE_83 Hình Sơ đồ khối khối SD_CELL SD CELL FIRST LAYER SECOND LAYER THIRD LAYER CLK Z_OUT16 CLK INPUT_ SELECTOR X0 R2 CLK R1 R2 QY3 TN4 TK_N QY1 TK TN_OUT16 CLK INPUT_ SELECTOR X_OUT SDE_7 X0 R3 R2 QY1 TN0 TK_N QY2 CLK X4 INPUT_ SELECTOR X_OUT R3 TK_N QY3 TN4 COMBINER X_OUT TK_N SDE_23 INPUT_ SELECTOR X_OUT R3 QY2 REG X SDE_0 TN0 Z_OUT64 INPUT_ SELECTOR TK_N COMBINER R1 CLK X4 X_OUT SDE_4 X0 SDE_20 X TN_OUT64 17 bit X3 QY2 CLK QY3 17 bit R1 VALID_OUT16 TK_N CLK X3 INPUT_ SELECTOR X_OUT R2 QY1 TK TK CLK X19 INPUT_ SELECTOR TK_N R3 QY2 TN3 X_OUT SDE_83 X_OUT SDE_19 INPUT_ SELECTOR REG X SDE_3 17 bit TK_N VALID_OUT64 QY3 TN19 24 bit Hình Cấu trúc phần cứng khối CELL 84 N M Thường, …, T Q Kiên, “Thiết kế tối ưu thực thi … hệ thống thông tin vô tuyến MIMO.” Nghiên cứu khoa học cơng nghệ thứ tự lớp Để đảm nhiệm tính tốn giải mã đồng thời cho từ đến lớp liên tiếp, theo sơ đồ giải mã hình cần tổng cộng 84 khối SDE, khối cho lớp đầu tiên, 16 khối cho lớp thứ hai 64 khối cho lớp thứ trình bày hình SD CELL ghép nối khối SDE lại với theo sơ đồ giải mã hình cây, tổ hợp liệu đầu khối SDE tạo thành luồng liệu sử dụng, đồng thời xác định tổ hợp nghiệm cách xét giá trị bán kính cầu từ SDE Dữ liệu đầu vào khối CELL tập liệu cần thiết để tính tốn cho ba lớp liên tiếp bao gồm: vector nghiệm ban đầu ; ba vector nằm ma trận ba giá trị tương ứng với ba lớp cần tính tốn giải mã; giá trị bán kính cầu bình phương , trường hợp ký hiệu TK Dữ liệu đầu khối CELL tập 16 nghiệm cho tính tốn lớp tập 64 nghiệm cho tính tốn lớp Trong nghiệm bao gồm: vector nghiệm , giá trị bán kính cầu bình phương bit hợp lệ (valid bit) để xác nhận nghiệm Từng thành phần nghiệm tập hợp thành tập liệu lớn Cụ thể, véc-tơ nghiệm nghiệm tập hợp thành ma trận hai chiều Z_OUT có kích thước 8×N, N số lượng véc-tơ chứa ma trận, cột tương ứng với véc-tơ nghiệm Các giá trị bán kính cầu bình phương chứa mảng chiều TN_OUT kích thước 1×N, đó, N tương ứng với số nghiệm, tương tự bit valid nghiệm tập hợp thành vector VALID_OUT có độ rộng N bit Theo cách bố trí này, trường hợp tính tốn cho hai lớp đầu CELL Z_OUT16, TN_OUT16, VALID_OUT16 ứng với 16 nghiệm với trường hợp tính tốn cho ba lớp ta có Z_OUT64, TN_OUT64, VALID_OUT64 Khối lựa chọn đầu vào INPUT_SELECTOR Khối CELL thực tính tốn giải mã dựa hoạt động tính tốn giá trị bán kính cầu khối SDE Như trình bày phần trước khối phần tử tính tốn SDE thực chức tính tốn giá trị bán kính cầu để đưa vào lớp tiếp theo, khơng phân biệt việc tính tốn cho lớp tồn q trình giải mã Bản chất trình giải mã cầu áp dụng thiết kế từ tổ hợp nghiệm biết trước để tiến hành lựa chọn nghiệm cách thử tính khoảng cách Euclid tổ hợp nghiệm Do đó, ta cần khối chọn nghiệm để xác định lớp cần tính tốn tổ hợp nghiệm đầu vào để đẩy vào SDE tính tốn bán kính cầu Chức thực khối INPUT SELECTOR INPUT SELECTOR X vector PRIORITY DECODER index Constant symbol bit bit REPLACE X vector out Hình Cấu trúc INPUT SELECTOR Trong thiết kế chúng tơi có quy ước lớp chưa tính tốn giải mã phần tử véc-tơ nghiệm tương ứng đặt Ví dụ, ta thực tính tốn lớp 6, véc-tơ nghiệm đưa đến có dạng , dựa vào quy ước này, INPUT SELECTOR phát giá trị quét từ đến để xác định lớp Tạp chí Nghiên cứu KH&CN quân sự, Số 80, - 2022 85 Kỹ thuật điều khiển & Điện tử cần tính tốn qua số Trong ví dụ khối INPUT SELECTOR xác định xác định lớp cần tính tốn lớp Tiếp theo khối INPUT SELECTOR gán giá trị nằm tập cho , cụ thể giá trị tùy thuộc vào vị trí khối INPUT SELECTOR với SDE sơ đồ hình Nếu vị trí theo hình nhận giá trị -3 véc-tơ nghiệm lớp đưa đến khối SDE tương ứng đưa đến tầng sau Cấu trúc INPUT SELECTOR trình bày hình Sau nhận véc-tơ nghiệm từ INPUT SELECTOR, khối SDE tính tốn giá trị bán kính cầu nghiệm theo lý thuyết giải mã Véc-tơ nghiệm xác nhận nghiệm khoảng cách Euclid nhỏ bán kính cầu ban đầu, điều có nghĩa bán kính cầu phải dương Do vậy, việc xác định nghiệm thực cách xét dấu bán kính cầu mới, dương bit VALID nghiệm đặt 1, ngược lại đặt Mỗi đơn vị tính tốn bao gồm INPUT SELECTOR SDE gọi SDU (Sphere Decoder Unit), liệu đầu SDU nghiệm bao gồm véc-tơ , bit VALID Số lượng SDU số lượng SDE cấu trúc CELL chi tiết đến lớp Dữ liệu đầu khối SDU lớp chốt vào ghi trước đưa vào SDU lớp Ngoài lớp thứ hai lớp thứ ba liệu kết hợp thành dạng liệu xác định trước để đẩy Trong q trình tính tốn giải mã CELL, liệu đầu vào véc-tơ nghiệm ban đầu, véc-tơ , đẩy vào song song đồng thời với Các khối INPUT SELECTOR khối tổ hợp, cần xung nhịp clock để cấp đủ thành phần tính tốn khoảng cách Euclid cho SDE lớp Việc tính tốn khoảng cách Euclid hồn thành xong trước phép tính giá trị bán kính cầu mới, cơng việc cịn lại đợi giá trị bán kính cầu tính xong cách để hoàn tất giải mã Mối khối SDE cần xung nhịp clock để hoàn tất tính tốn, theo cách tính thơng thường để hồn tất tính tốn cho lớp cần 12 xung nhịp clock Tuy nhiên, cách nạp liệu song song tính trước khoảng cách Euclid cần xung nhịp để hoàn tất lớp đầu tiên, xung nhịp để hoàn tất lớp thứ hai xung nhịp để hoàn tất lớp thứ Điều giúp giảm thời gian trễ hệ thống xuống cịn nửa tăng gấp đơi băng thơng 2.2.2 Cấu trúc hệ thống khối giải mã cầu Cấu trúc tổng thể khối giải mã cầu bao gồm khối tính tốn giải mã CELL khối chức khác để thực thuật toán giải mã phần cứng đề xuất phần trước Quá trình giải mã bao gồm lớp, đó, sử dụng khối tính tốn CELL, mà CELL tính tốn tối đa ba lớp liên tiếp hạn chế tài nguyên phần cứng Vì vậy, ta cần tái sử dụng khối CELL để thực toàn lớp giải mã, để tái sử dụng CELL cần sử dụng đến khối chức khác thực phân phối nghiệm (SD DISTRIBUTOR), so sánh (BEST ROOT) quản lý trạng thái (SD FSM) Cấu trúc chi tiết khối giải mã cầu trình bày Hình Nguyên lý hoạt động mạch sau: thiết kế thực theo cấu trúc 3-2-3 (hình 3) nên sau thực lớp đầu (pha thứ nhất) (lúc tính phần tử véc-tơ nghiệm ) thu tối đa nghiệm thỏa mãn nằm cầu Tiếp theo nghiệm đưa tới pha thứ để tính tốn lớp (xác định giá trị hai phần tử vector ), sau đó, nghiệm thu pha thứ đưa thẳng xuống pha thứ để tính tốn lớp cuối so sánh tìm nghiệm tốt mà khơng tính hết nghiệm ln pha thứ hai, điều giúp ta tiết kiệm nhớ để lưu trữ nghiệm Quá trình lặp lại nghiệm thỏa mãn lớp đẩy xuống tính tốn xong lớp Tại vòng lặp, nghiệm tối ưu vòng lặp so sánh với nghiệm tốt vòng lặp trước đó, tốt giữ lại cịn khơng bị loại bỏ Cuối ta thu nghiệm tốt tất nghiệm thỏa mãn bán kính cầu đưa 86 N M Thường, …, T Q Kiên, “Thiết kế tối ưu thực thi … hệ thống thông tin vô tuyến MIMO.” Nghiên cứu khoa học công nghệ TK0 X0 Mux ENABLE_REG1_16 TK R8 R7 R6 R5 R4 R3 R2 R1 TN16 REG VALID16 R1 Mux R2 VALID16_OUT R3 ENABLE_LOOP2 REG Mux STATUS ENABLE_REG1_64 Qy8 Qy7 Qy6 Qy5 Qy4 Qy3 Qy2 Qy1 Z_OUT64 Z_64 Qy1 TN64 TN64 Mux RESET_COUNTER STATUS NEXT_INDEX1 NEXT_STATUS Mux REG ENABLE_LOOP1 REG ENABLE_REG3 radius_ori root_ori ENABLE_REG1_16 ENABLE_REG3 VALID16_OUT VALID64_OUT ENABLE_REG1_64 ENABLE_LOOP2 VALID64 Qy3 NEXT_INDEX2 ENABLE_LOOP1 VALID64_OUT REG Qy2 STATUS SD_FSM TN16 COUNTER Z_16 Z_OUT16 SD_DISTRIBUTOR X Mux REG BEST_ROOT STATUS MIN_ROOT Z_MIN REG MIN_RADIUS Hình Cấu trúc phần cứng giải mã cầu MÔ PHỎNG LOGIC VÀ THỰC THI TRÊN FPGA 3.1 Mô logic kiểm tra chức Để kiểm tra chức thiết kế, sử dụng phần mềm Matlab để tạo liệu kiểm tra sử dụng trình mơ VIVADO để mô chức phần cứng khối giải mã cầu Matlab mô kênh truyền MIMO điều kiện có tạp âm Gauss tạo luồng bit truyền tập liệu đầu vào khối giải mã bao gồm ma trận , ma trận Chúng lưu liệu đầu vào thành file liệu sử dụng thư viện TextIO VHDL để đọc vào trình mơ nạp vào khối giải mã cầu Kết giải mã từ khối giải mã cầu ghi vào file phân tích Matlab để đánh giá tỷ lệ lỗi bit Bit stream transmitted VIVADO COMPARE BER Bit stream detected Data test MATLAB Data test SPHERE DECODER Hình Mơ hình kiểm tra chức Cụ thể tạo 1.000.000 tập liệu kiểm tra tương ứng với 1.000.000 symbol truyền Dữ liệu chuyển thành nhị phân trước đưa vào mô logic, symbol kết trình giải mã chuyển thành luồng bit để so sánh với chuỗi bit truyền ban đầu Với 1.000.000 symbol chúng tơi có 16.000.000 bit kiểm tra, đủ lớn để đánh giá chức khối giải mã Tạp chí Nghiên cứu KH&CN quân sự, Số 80, - 2022 87 Kỹ thuật điều khiển & Điện tử Sau chạy mô với 1.000.000 tập liệu thu kết hình 10 Với bán kính cầu lựa chọn rsph = 4, giải mã SD đường đặc tuyến BER tốt với đường BER giải mã tuyến tín ZF MMSE Với tỉ số Eb/No dB, dB, 19 dB, 12 dB, 15 dB, giá trị BER tách ZF tương ứng gấp khoảng 6, 24, 145, 799, 5.680 lần giá trị BER giải mã SD thực thi với kiến trúc đề xuất FPGA Tương tự với giải mã MMSE, BER gấp khoảng 4, 17, 106, 585, 4.176 lần so với BER giải mã SD đề xuất Như vậy, tỉ số Eb/No tăng, tỉ lệ lỗi BER giải mã SD thực thi kiến trúc đề xuất giảm nhiều so với giải mã ZF MMSE Bên cạnh đó, kết khảo sát cho thấy giải mã cầu phần cứng thực thi kiến trúc đề xuất cho đường BER xấp xỉ với BER giải mã cầu lý thuyết mô Matlab với điều kiện kiểm tra tiệm cận với đường BER giải mã hợp lý cực đại tỉ số Eb/No lớn dB Như vậy, khẳng định thiết kế giải mã cầu phần cứng thực chức giải cầu lý thuyết Hình Đồ thị thời gian mơ Vivado Hình Kết thực thi FPGA xc7k325tfbg676-3 Hình 10 Kết mô logic 3.2 Kết tổng hợp FPGA Thiết kế khối giải mã cầu tổng hợp chip FPGA Kintex xc7k325tfbg676-3 (*) (tầm trung) Virtex UltraScale+ xcvy7p-flva2104-3-e-EVAL (**) (cao cấp) sử dụng phần mềm Vivado 2016.4 Với độ rộng bit liệu đầu vào thể bảng 1, tài nguyên chiếm dụng thiết kế chip thể bảng 88 N M Thường, …, T Q Kiên, “Thiết kế tối ưu thực thi … hệ thống thông tin vô tuyến MIMO.” Nghiên cứu khoa học công nghệ Bảng Độ rộng bit tín hiệu sử dụng khối giải mã cầu Tín hiệu Wordlength R 15 bit Qy 17 bit bit 36 bit Bảng Tài nguyên chiếm dụng thiết kế ((*)-xc7k325tfbg676-3, (**) xcvy7p-flva2104-3-e-EVAL) Ước lượng Tài nguyên Có sẵn Hiệu suất % (*) (**) (*) (**) (*) (**) LUT 80.814 54.365 203.800 78.160 39,65 6,90 FF 23.256 23.153 407.600 1.576.320 5,71 1,47 DSP 84 84 840 4.560 10,00 1,84 BUFG 1 32 1.200 3,13 0,08 Tốc độ clock tối đa mà thiết kế đạt chip FPGA Kintex XC7k325 xấp xỉ 200 MHz, Virtex UltraScale+ xcvy7p-flva2104-3-e-EVAL xấp xỉ 400 MHz 3.3 Đánh giá thông lượng thiết kế Bảng Khảo sát thời gian trung bình để giải mã symbol Bán kính cầu Số chu kỳ trung bình Thời gian giải mã T=5ns 90.27 0.45 us 175.15 0.874 us 3.5 288.62 1.443 us 427.08 2.1354 us 933.314 4.666 us Thiết kế khối giải mã cầu phần cứng FPGA đáp ứng yêu cầu mặt chức so với lý thuyết giải mã cầu Tuy nhiên, mặt thơng lượng thiết kế tỏ không xác định mà phụ thuộc vào mức độ đặc điểm tín hiệu đầu vào, tính chất xét hết tất nghiệm thỏa mãn nằm cầu trình giải mã nên thời gian để giải symbol phụ thuộc vào phân bố số lượng nghiệm Số nghiệm thỏa mãn nhiều thời gian giải mã lớn, đặc biệt lớp Số lượng nghiệm tồn lớp có phân bố thống kê định phụ thuộc vào Eb/N0 bán kính cầu ban đầu Bảng khảo sát số chu kỳ clock trung bình để hồn tất giải mã symbol với Eb/N0 =15 dB Thông thường thiết kế không cố định, phụ thuộc mạnh vào điều kiện kênh truyền (Eb/N0) bán kính cầu ban đầu Nếu ta xét trường hợp bán kính cầu ban đầu thơng lượng trung bình giải mã áp dụng cho hệ thống 16-QAM 4x4 MIMO là: Tạp chí Nghiên cứu KH&CN quân sự, Số 80, - 2022 89 Kỹ thuật điều khiển & Điện tử 3.4 Thảo luận thiết kế phần cứng hệ thống Bảng So sánh đánh giá tài nguyên dụng cho giải mã cầu (SD) thực thi FPGA Tài nguyên (*) (**) [2] Mô hình 4x4 4x4 2x2 Điều chế 16-QAM 16-QAM QPSK LUT 80.814 54.365 119.562 FF 23.256 23.153 17.858 DSP 84 84 280 BUFG 1 16 Cơng trình [2], tập tín hiệu đầu vào hệ thống sử dụng điều chế QPSK mơ hình MIMO 2x2 có cấu trúc tín hiệu xử lý khơng phức tạp tập tín hiệu sử dụng 16-QAM mơ hình MIMO 4x4 sử dụng cho kiến trúc thực thi sử dụng nghiên cứu đề xuất Tuy nhiên, qua bảng 4, tài nguyên chiếm dụng kiến trúc đề xuất nhỏ đáng kể so với tài nguyên chiếm dụng công bố cơng trình [2] Nên thấy kiến trúc đề xuất kết thực thi phần cứng đề xuất cho kết tối ưu so với kiến trúc kết thực thi đưa cơng trình [2] Ta thấy rằng, với việc sử dụng chip FPGA tầm trung Kintex XC7k325 tài nguyên sử dụng cho thiết kế chiếm lên đến 40% tổng tài nguyên chip, xung nhịp hệ thống tối đa 200 MHz làm cho thông lượng đạt khoảng 35 Mbps Với chip Virtex Ultra Scale + với tốc độ clock gấp đơi đạt khoảng 70 Mbps Từ bảng cho thấy khối giải mã cầu với khối tính tốn chiếm gần 7% tài nguyên Virtex UltraScale+ Do đó, để cải thiện thơng lượng xây dựng luồng giải mã song song với khối tính tốn CELL mà bảo đảm mặt tài nguyên Với tần số clock tối đa đạt chip Virtex UltraScale+ 400 MHz thông lượng khối giải mã đạt xấp xỉ 280 Mbps Tuy nhiên, giải pháp mấu chốt khơng nằm vấn đề tài ngun mà nằm việc cải tiến vi kiến trúc thiết kế, ví dụ để thực thi hồn tồn theo mơ hình đường ống, mặt khác cần có giải pháp thuật toán để giảm bớt phức tạp tính tốn tăng tốc giải mã với định hướng thực thi cho phần cứng KẾT LUẬN Bộ giải mã cầu thuật tốn tìm kiếm dạng tương tự cung cấp cân hiệu suấtđộ phức tạp phù hợp với việc triển khai phần cứng hệ thống truyền thông MIMO vô tuyến Trong báo này, đề xuất kiến trúc thực thi giải mã SD nên tảng công nghệ phần cứng FPGA với chất lượng cho đường cong hệ số phẩm chất BER xấp xỉ với giải mã ML Kiến trúc đề xuất thực thi cho giải mã cầu tối ưu với tài nguyên chiếm dụng khoảng 40% tài nguyên chíp cho FPGA Kintex XC7k325 7% với chip Virtex UltraScale+ Với tài nguyên chiếm dụng, kiến trúc đề xuất thực tăng luồng xử lý song song nhằm nâng cao thông lượng xử lý liệu hệ thống TÀI LIỆU THAM KHẢO [1] T X Nam, L M Tuấn, Xử lý tín hiệu khơng gian thời gian, NXB Khoa học kỹ thuật, (2013) [2] Zekry, Abdelhalim, "FPGA Implementation of Sphere Detector for Spatial Multiplexing MIMO System," International Journal of Electronics and Telecommunications, vol 65, pp 245–252, (2019) [3] M O Damen, H E Gamal, and G Caire, "On maximum likelihood detection and the search for the closest lattice point," IEEE Trans Inform Theory, vol 49, pp 2389–2402, (2003) 90 N M Thường, …, T Q Kiên, “Thiết kế tối ưu thực thi … hệ thống thông tin vô tuyến MIMO.” Nghiên cứu khoa học công nghệ [4] U Fincke, M Pohst, "Improved methods for calculating vectors of short length," Mathematics of Computation, (1985) [5] Biglieri, E Viterbo and E., "A universal decoding algorithm for lattice codes", Colloque GRETSI, vol 14, pp 611–614, (1993) [6] D Wubben, R Bohnke, V Kuhn, and K.-D Kammeyer, "MMSE extension of V-BLAST based on sorted QR decomposition," in Proc IEEE 58th Vehicular Technology Conference (VTC), vol 1, no 1, pp 508–512, (2003) [7] M Pohst, "On the computation of lattice vectors of minimal length, successive minima," SIGSAM Bull., vol 15, no 1, pp 37-44, (1981) [8] X Jun, G Diyuan and W Zengye, "Research of Improved Sphere Decoding Algorithm," 2019 Chinese Control And Decision Conference (CCDC), pp 1043-1047, (2019) [9] P Tsai, W Chen, X Lin and M Huang, "A 4×4 64-QAM reduced-complexity K-best MIMO detector up to 1.5Gbps," Proceedings of 2010 IEEE International Symposium on Circuits and Systems, pp 3953-3956, (2010) [10] Kang, B Shim and I., "Sphere Decoding With a Probabilistic Tree Pruning," IEEE Transactions on Signal Processing,, vol 56, pp 4867-4878, (2008) [11] K.-W Wong, C.-Y Tsui, R S.-K Cheng, and W.-H Mow, "A VLSI Architecture of a K-Best Lattice Decoding Algorithm for MIMO Channels," in Proc IEEE International Symposium on Circuits and Systems (ISCAS), vol 3, no 1, pp 273–276, (2002) [12] Vikalo, B Hassibi and H., "On the expected complexity of sphere decoding," in Proc Thirty-Fifth Asilomar Conference on Signals, Systems and Computers, vol 2, pp 1051–1055, (2001) [13] C P Schnorr and M Euchner, "Lattice Basis Reduction: Improved Practical Algorithms and Solving Subset Sum Problems," Math.Program, vol 66, pp 181–191, (1994) [14] Nilsson, Z Guo and P., "Reduced complexity Schnorr-Euchner decoding algorithms for MIMO systems," IEEE Communications Letters, vol 8, pp 286–288, (2004) [15] Ibrahim A, Bello, Basel Halak, Mohammed El-Hajjar, Mark Zwolinski, "VLSI Implementation of a Fully-Pipelined K-Best MIMODetector with Successive Interference Cancellation," in Circuits Systems and Signal Processing, (2019) ABSTRACT Design and evaluation of sphere decoder accelerator on reconfiguration hardware The Maximum likelihood (ML) detection can achieve the best bit error rate but requires very high computational complexity The latter makes this algorithm is not practically applicable Many decoder architectures hence have been proposed to overcome the ML high complexity The sphere decoding (SD) algorithm is one of the most promising approaches that offer quasi-ML performance with a reasonable computing workload This paper proposes an efficient and practical approach for a sphere decoder design on reconfigurable hardware (FPGA) The design is evaluated to yield a quality approximation of the Maximum Likelihood (ML) method but with significantly reduced computational complexity Keywords: MIMO; FPGA; SM; SD; ML Tạp chí Nghiên cứu KH&CN quân sự, Số 80, - 2022 91 ... tơi thực thi thi? ??t kế đề xuất kiến trúc cho giải mã cầu để đánh giá chất lượng hệ thống tài nguyên chiếm dụng Tối ưu thi? ??t kế cho hệ thống đảm bảo cân tài nguyên sử dụng hệ số phẩm chất BER, thông. .. Trong phần sau, trình bày thực thi thuật tốn giải mã cầu phần cứng chuyên dụng 2.2 Thực thi phần cứng chuyên dụng thuật toán giải mã cầu Trong phần này, mô tả việc triển khai VHDL hệ thống 4×4 MIMO. .. liệu đầu vào thể bảng 1, tài nguyên chiếm dụng thi? ??t kế chip thể bảng 88 N M Thường, …, T Q Kiên, ? ?Thi? ??t kế tối ưu thực thi … hệ thống thông tin vô tuyến MIMO. ” Nghiên cứu khoa học công nghệ Bảng
