Thiết kế và chế tạo biến tần 4 khóa và 6 khóa cho giảng dạy và nghiên cứu

BỘ�CÔNG�THƯƠNG ĐẠI�HỌC�CÔNG�NGHIỆP�TP�HỒ�CHÍ�MINH BÁO�CÁO�KHOA�HỌC�TỔNG KẾT�ĐỀ�TÀI KẾT�QUẢ�THỰC�HIỆN�ĐỀ�TÀI�KHCN CẤP�TRƯỜNG� TÊN�ĐỀ�TÀI � THIẾT�KẾ�VÀ�CHẾ�TẠO�BIẾN�TẦN�4� KHÓA�VÀ�6�KHÓA�CHO�GIẢNG�DẠY� VÀ�NGHIÊN�CỨU Mã�số�đề�tài �IUH KDI2015 Chủ�nhiệm�đề�tài �TS �PHẠM�CÔNG�DUY Đơn�vị�thực�hiện �KHOA�CÔNG�NGHỆ�ĐIỆN TP �Hồ�Chí�Minh,�tháng 6 năm�2017 PHẦN�I THÔNG TIN CHUNG 1 �Tên�đề�tài �Thiết�kế�và�chế�tạo�biến�tần�4�khóa�và�6�khóa�cho�giảng�dạy�và� nghiên�cứu 2 �Mã�số �IUH KDI2015 3 �Danh�sách�c.

BỘ CƠNG THƯƠNG ĐẠI HỌC CƠNG NGHIỆP TP HỒ CHÍ MINH BÁO CÁO KHOA HỌC TỔNG KẾT ĐỀ TÀI KẾT QUẢ THỰC HIỆN ĐỀ TÀI KH&CN CẤP TRƯỜNG TÊN ĐỀ TÀI: THIẾT KẾ VÀ CHẾ TẠO BIẾN TẦN KHÓA VÀ KHÓA CHO GIẢNG DẠY VÀ NGHIÊN CỨU Mã số đề tài: IUH.KDI20/15 Chủ nhiệm đề tài: TS PHẠM CÔNG DUY Đơn vị thực hiện: KHOA CÔNG NGHỆ ĐIỆN TP Hồ Chí Minh, tháng năm 2017 PHẦN I: THÔNG TIN CHUNG Tên đề tài: Thiết kế chế tạo biến tần khóa khóa cho giảng dạy nghiên cứu Mã số: IUH.KDI20/15 Danh sách chủ trì, thành viên tham gia thực đề tài TT Họ tên (học hàm, học vị) Đơn vị cơng tác Vai trị thực đề tài TS Phạm Công Duy Khoa Công Nghệ Điện Chủ nhiệm ThS Nguyễn Ngọc Anh Tuấn Khoa Công Nghệ Điện Thành viên KS Nguyễn Thanh Thảo Khoa Công Nghệ Điện Thành viên Sinh viên Huỳnh Hồng Vũ Khoa Công Nghệ Điện Thành viên Đơn vị chủ trì: Khoa Cơng Nghệ Điện Thời gian thực hiện: Theo hợp đồng: từ tháng năm 2015 đến tháng năm 2016 Gia hạn (nếu có): đến tháng 11 năm 2017 Thực thực tế: từ tháng năm 2015 đến tháng năm 2017 Những thay đổi so với thuyết minh ban đầu (nếu có): Khơng có thay đổi so với thuyết minh ban đầu Tổng kinh phí phê duyệt đề tài: 80 triệu đồng PHẦN II: KẾT QUẢ NGHIÊN CỨU Đặt vấn đề Biến tần hệ thống linh kiện điện tử thực chức biến đổi tần số điện áp nguồn chiều hay xoay chiều thành nguồn xoay chiều có tần số điều khiển nhờ khóa điện tử (IGBT) Trong hệ thống điều khiển động xoay chiều đồng hay không đồng Biến tần khâu quan trọng định đến kết hệ thống điều khiển Tại Đại học Bách khoa Tp.HCM, tác giả PGS Phan Quốc Dũng thực đề tài “Nghiên cứu công nghệ chế tạo điều khiển biến tần ba pha giá thành thấp” vào năm 2006-2008 Trong đề tài này, tác giả nghiên cứu biến tần khóa sử dụng IGBT FPGA Tuy nhiên FPGA giá cao, sản phẩm biến tần ba pha giá thành thấp mà tác giả chế tạo khó đạt đạt Cũng Đại học Bách khoa Tp.HCM, sinh viên Lê Trung Nam hướng dẫn TS Lê Minh Phương thực luận văn đại học “Điều khiển động không đồng ba pha theo phương pháp SINPWM, sử dụng vi điều khiển dsPIC30F6010” Trong luận văn sinh viên sử dụng biến tần khóa với MOSFET họ IRFP460P cho mạch công suất dsPIC30F6010 cho mạch điều khiển MOSFET Kết thực nghiệm hạn chế (chỉ tín hiệu điện áp), kết quan trọng vận tốc, mơ men, dịng điện khơng Ba tác giả B El Badsi, B Bouzidi, AMasmoudi Tunisia, công bố cơng trình “DTC Scheme for a Four-Switch Inverter-Fed Induction Motor Emulating the SixSwitch Inverter Operation”, IEEE Transactions on Power Electronics, volume 28, issue 7, July 2013 Trong cơng trình tác giả nghiên cứu giải thuật điều khiển mô men trực tiếp cho động không đồng áp dụng biến tần khóa Giải thuật suy từ giải thuật điều khiển mô men trực tiếp cho động không đồng áp dụng biến tần khóa Các kết thực nghiệm tốt Cơng ty Hitachi Nhật Bản nghiên cứu, phát triển thương mại hố sản phẩm biến tần khóa có tính giá thấp, tiết kiệm điện thân thiện với môi trường Gần (2013) hai tác giả nước Ý M Faccio M Gamberi công bố cơng trình nghiên cứu “Tiết kiệm lượng trường hợp sản xuất liên tục trang bị thêm hệ thống nhà máy dịch vụ thông qua công nghệ biến tần: nghiên cứu khả thi” tạp chí quốc tế nghiên cứu sản xuất nước Anh Các tác giả chứng minh sử dụng biến tần giải pháp tốt cho tiết kiệm lượng tối ưu hố q trình sản xuất (M Faccio, M Gamberi, Energy saving in case of intermittent production by retrofitting service plant systems through inverter technology: a feasibility study, International Journal of Production Research, 2013) Mục tiêu - Làm chủ công nghệ thiết kế chế tạo biến tần pha - Thiết kế, chế tạo và thử nghiê ̣m biến tần pha loaị khóa và khóa - Điều khiển tốc độ động xoay chiều không đồng pha rotor lồ ng sóc Phương pháp nghiên cứu - Phương pháp nghiên cứu mô - Phương pháp nghiên cứu thực nghiệm PHẦN III: KẾT QUẢ NGHIÊN CỨU Kết nghiên cứu TT Tên sản phẩm Yêu cầu khoa học hoặc/và tiêu kinh tế - kỹ thuật Đăng ký Đạt - Điện áp cấp vào biến tần - Điện áp cấp vào biến tần nguồn điện xoay chiều nguồn điện xoay chiều pha Mẫu biến tần khóa khóa (mơ hình) có điện áp 200- pha có điện áp 200- 230VAC, tần số 50-60Hz 230VAC, tần số 50-60Hz nguồn điện chiều nguồn điện chiều 50-300VDC 50-300VDC - Công suất biến tần 750 W, - Công suất biến tần 750 điện áp ngõ biến tần W, điện áp ngõ biến tần 220V 220V - Mạch in hai lớp - Mạch in hai lớp - Khoảng cách tối thiểu từ đường biên tới đường đồng Bản vẽ thiết kế biến gần 0.25 mm tần khóa khóa - Đường mạch tối thiểu 0,2 mm - Khoảng cách an toàn đối tượng 0,25 mm Chương trình máy tính Bài báo khoa học đường biên tới đường đồng gần 0.25 mm - Đường mạch tối thiểu 0,2 mm - Khoảng cách an toàn đối tượng 0,25 mm Dễ đọc dễ viết cho ứng Dễ đọc dễ viết cho ứng dụng giải thuật điều dụng giải thuật điều khiển động khác The - Khoảng cách tối thiểu từ 3rd Vietnam Conference on Control and Automation khiển động khác 2017 Seventh International Conference on Information Science and Technology (ICIST) PHẦN IV: TỔNG HỢP KẾT QUẢ CÁC SẢN PHẨM KH&CN VÀ ĐÀO TẠO CỦA ĐỀ TÀI TT Sản phẩm Bài báo công bớ tạp chí khoa học quốc tế theo hệ thống ISI/Scopus Sách chuyên khảo xuất ký hợp đồng xuất Đăng ký sở hữu trí tuệ Bài báo quốc tế khơng thuộc hệ thống ISI/Scopus Số lượng báo tạp chí khoa học Trường, tạp chí khoa học chuyên ngành quốc gia báo cáo khoa học đăng kỷ yếu hội nghị quốc tế Báo cáo khoa học kiến nghị, tư vấn sách theo đặt hàng đơn vị sử dụng Kết dự kiến ứng dụng quan hoạch định sách sở ứng dụng KH&CN Đào tạo/hỗ trợ đào tạo NCS Đào tạo thạc sĩ Số lượng đăng ký Số lượng hoàn thành 01 01 PHẦN V: TÌNH HÌNH SỬ DỤNG KINH PHÍ TT Nội dung chi A Chi phí trực tiếp Kinh phí duyệt (triệu đồng) 80 Th khốn chun mơn 40 40 Nguyên, nhiên vật liệu, Thiết bị, dụng cụ 21 21 Cơng tác phí Dịch vụ thuê Hội nghị, Hội thảo, kiểm tra tiến độ, nghiệm thu In ấn, Văn phòng phẩm Chi phí khác 19 19 B Chi phí gián tiếp Quản lý phí Chi phí điện, nước 80 80 Tổng số Kinh phí thực (triệu đồng) Ghi 80 PHẦN VI: KIẾN NGHỊ - Sản phẩm đề tài xin áp dụng Phịng thí nghiệm truyền động điện Khoa Cơng Nghệ Điện - Giao sản phẩm cho Bộ môn Thiết bị điện quản lý, khai thác việc học tập PHẦN VII: PHỤ LỤC Bài báo khoa học D C Pham, Modeling and Simulation of Two Level Three-Phase Voltage Source Inverter with Voltage Drop, The SeventhInternational Conferenceon Information Science and Technology (ICIST2017) Bản vẽ thiết kế Bản vẽ thiết kế biến tần Hợp đồng thuyết minh Hợp đồng nghiên cứu khoa học phát triển công nghệ số: IUH.KDI20/15 Thuyết minh đề tài nghiên cứu khoa học cấp sở, tháng 09/2015 Phòng QLKH&HTQT CHỦ NGHIỆM ĐỀ TÀI ĐƠN VỊ CHỦ TRÌ TĨM TẮT KẾT QUẢ Đề tài đề xuất giải pháp thiết kế biến tần pha hai bậc ghép dạng khóa bán dẫn khóa bán dẫn cho ứng dụng truyền động xoay chiều Giải pháp đề xuất sử dụng bán dẫn tích hợp nhỏ kép công ty điện Mitsubishi để phát triển biến tần khóa bán dẫn khóa bán dẫn cho nghiên cứu Khoa Công Nghệ Điện, Trường Đại Học Cơng Nghiệp thành phố Hồ Chí Minh Đề tài miêu tả nghiên tắt thiết kế thực thi mẫu thử biến tần đề xuất Công việc đề tài kết mô thực nghiệm Giải pháp đề xuất ứng dụng cho phịng thí nghiệm truyền động điện Trang ABSTRACT This project proposes a new hybrid two-level three-phase inverter design solution of four-switch and six-switch type for alternating current (AC) drive applications The proposed solution uses the Mitsubishi mini dual-inline-package intelligent power module from Mitsubishi Electric Corporation to develop four-switch three-phase inverter and six-switch three-phase inverter for research in Department of Electrical Engineering, Industrial University of Ho Chi Minh City The project also describes the design principles and prototype of this proposed inverter The work has been evaluated by simulation and experimental results The proposed solution can be applied to electrical drive labs Trang + ePWM + Độ phân giải cao PWM (HRPWM) + Tăng cường Capture (ECAP) Module + Độ phân giải cao Input Capture (HRCAP) Module + Tăng cường Quadrature Encoder Bộ phát xung (eQEP) Module + Analog-to-Digital Converter (ADC) + On-Chip cảm biến nhiệt độ + Tính nâng cao Thi đua + Phân tích Breakpoint Chức + Real-Time gỡ lỗi thông qua phần cứng + 2803x Gói + 56-Pin RSH Rất mỏng Quad Flatpack (Khơng có chì) (VQFN) + 64-Pin PAG Thin Quad Flatpack (TQFP) + 80-Pin PN Low-Profile Quad Flatpack (LQFP) CPU Các 28035 (C28x) thành viên tảng vi điều khiển TMS320C2000 ™ (MCU) Các điều khiển C28x dựa có 32-bit kiến trúc điểm cố định C28x MCUs có Nó C hiệu / C ++ động cơ, cho phép người sử dụng để phát triển không phần mềm điều khiển hệ thống họ ngôn ngữ cấp cao, cho phép phát triển thuật toán toán học sử dụng C / C ++ Thiết bị hiệu cơng việc tốn học MCU nhiệm vụ điều khiển hệ thống thường xử lý thiết bị vi điều khiển Hiệu loại bỏ cần thiết cho xử lý thứ hai nhiều hệ thống Các khả xử lý 64bit 32 x 32-bit MAC cho phép điều khiển để xử lý vấn đề độ phân giải số cao hiệu Thêm vào phản ứng ngắt nhanh với bối cảnh tự động tiết kiệm ghi quan trọng, kết thiết bị có khả phục vụ nhiều kiện không đồng với độ trễ tối thiểu Thiết bị có đường ống bảo vệ cấp sâu với nhớ pipelined truy cập Pipelining Điều cho phép để thực tốc độ cao mà không cần đến nhớ tốc độ cao đắt tiền Đặc biệt phần cứng chi nhánh-nhìntrước giảm thiểu độ trễ cho gián đoạn có điều kiện Cửa hàng đặc biệt hoạt động có điều kiện nâng cao hiệu suất Luật Accelerator Control (CLA) Các C28x luật điều khiển gia tốc xác đơn (32-bit) đơn vị nổi-điểm mở rộng khả CPU C28x cách thêm xử lý song song CLA xử lý độc lập với cấu trúc riêng bus, lấy chế đường ống Tám nhiệm vụ CLA cá nhân, thói quen, xác định Mỗi cơng việc bắt đầu phần mềm thiết bị ngoại vi ADC, ePWM, CPU hẹn CLA thực nhiệm vụ thời gian để hồn thành Khi cơng việc hồn thành CPU thơng báo ngắt cho PIE CLA tự động bắt đầu nhiệm vụ cao ưu tiên chờ giải CLA trực tiếp truy cập Trang 14 vào sổ đăng ký ADC Kết sổ đăng ký ePWM + HRPWM RAMS nhắn dành riêng cung cấp phương pháp để chuyển thêm liệu CPU CLA Memory Bus (Harvard Bus Kiến trúc) Như với nhiều thiết bị MCU-loại, nhiều bus sử dụng để di chuyển liệu kỷ niệm thiết bị ngoại vi CPU Các kiến trúc bus nhớ chứa chương trình đọc bus, đọc liệu bus, ghi liệu bus Các chương trình đọc bus gồm 22 dòng địa 32 đường liệu Các liệu đọc viết bus bao gồm 32 dòng địa 32 đường liệu Các bus liệu 32-bit tồn cho phép chu trình đơn hoạt động 32-bit Kiến trúc bus nhiều, thường gọi Harvard bus, cho phép C28x để lấy lệnh, đọc giá trị liệu viết giá trị liệu chu trình đơn Tất thiết bị ngoại vi kỷ niệm gắn liền với bus nhớ ưu tiên truy cập nhớ Nói chung, ưu tiên bus nhớ truy cập tóm tắt sau: Bảng 2.1 Cấu trúc nhớ TMS320C28x [11] Cao Nhất: Thấp nhất: Dữ liệu Viết Chương trình Viết Dữ liệu Đọc Chương trình Đọc fetches (Dữ liệu chương trình đồng thời viết khơng xảy bus nhớ.) (Dữ liệu chương trình đồng thời viết khơng xảy bus nhớ.) (Chương trình đồng thời đọc fetches khơng xảy bus nhớ.) (Chương trình đồng thời đọc fetches khơng xảy bus nhớ.) Peripheral Bus Để kích hoạt việc chuyển thiết bị ngoại vi khác gia đình MCU Texas Instruments (TI) thiết bị, thiết bị thông qua tiêu chuẩn bus ngoại vi cho kết nối thiết bị ngoại vi Các bus cầu nhiều thành ngoại vi bus khác tạo nên bus vi xử lý nhớ vào bus bao gồm 16 dòng địa 16 32 dòng liệu tín hiệu điều khiển có liên quan Ba phiên bus ngoại vi hỗ trợ Một phiên hỗ trợ truy cập 16-bit (gọi khung ngoại vi 2) Một phiên khác hỗ trợ 16 32-bit truy cập (gọi khung ngoại vi 1) Phiên thứ ba hỗ trợ truy cập CLA hai 16 truy cập 32 -bit (gọi ngoại vi khung 3) Thời gian thực JTAG Phân tích Các thiết bị thực tiêu chuẩn IEEE 1.149,1 JTAG (1) giao diện cho mạch dựa gỡ lỗi Ngoài ra, thiết bị hỗ trợ chế độ thời gian thực hoạt động cho phép sửa đổi nội dung nhớ, thiết bị ngoại vi, đăng ký địa điểm xử lý chạy thực thi mã phục vụ ngắt Người dùng bước thông qua mã không thời gian quan trọng cho phép thời gian quan trọng để ngắt phục vụ mà không cần can thiệp Thiết bị thực chế độ thời gian thực phần cứng với CPU Đây tính độc đáo cho gia đình 28x thiết bị, khơng cần hình phần mềm Ngồi ra, phần cứng phân tích Trang 15 đặc biệt cung cấp cho phép thiết lập điểm ngắt phần cứng hay liệu / địa đồng hồ-điểm tạo kiện phá vỡ nhiều người dùng lựa chọn trận đấu xảy (1) Port truy cập IEEE chuẩn 1.149,1-1990 thử nghiệm tiêu chuẩn ranh giới Kiến trúc Scan Flash Các thiết bị F28035 / 34 chứa 64K x 16 nhớ flash nhúng, tách biệt thành tám 8K x 16 ngành Các thiết bị F28033 / 32/31 chứa 32K x 16 nhớ flash nhúng, tách biệt thành tám 4K x 16 ngành Các thiết bị F28030 chứa 16K x 16 nhớ flash nhúng, tách thành bốn 4K x 16 ngành Tất thiết bị chứa đơn 1K x 16 nhớ OTP phạm vi địa 0x3D 7800 - 0x3D 7BFF Người dùng cá nhân xóa, chương trình, xác nhận khu vực đèn flash rời khỏi lĩnh vực khác bị ảnh hưởng Tuy nhiên, khơng phải sử dụng lĩnh vực flash OTP để thực thuật tốn flash mà xóa lĩnh vực khác / chương trình Đặc biệt nhớ pipelining cung cấp phép module flash để đạt hiệu suất cao Đèn flash / OTP ánh xạ tới chương trình liệu khơng gian; đó, sử dụng để thực thi mã liệu lưu trữ thông tin Địa 0x3F 7FF0 - 0x3F 7FF5 dành riêng cho biến liệu khơng nên chứa mã chương trình VREG / Bor / POR Mặc dù cốt lõi I / O mạch hoạt động hai điện áp khác nhau, thiết bị có chip điều chỉnh điện áp (VREG) để tạo V DD điện áp từ V DDIOcung ứng Điều giúp loại bỏ chi phí khơng gian điều chỉnh bên thứ hai bảng ứng dụng Ngoài ra, điện-on nội reset (POR) thiết lập lại màu nâuout (BOR) mạch giám sát V DD V DDIO ray trình điện-up chế độ chạy On-chip điều chỉnh điện áp (VREG) Một điều chỉnh tuyến tính tạo cốt lõi điện áp (V DD ) từ V DDIO cung ứng Do đó, tụ yêu cầu V DD pin để ổn định điện áp ra, điện không cần phải cung cấp cho chân để vận hành thiết bị Ngược lại, VREG bị vơ hiệu hóa, nên sức mạnh dự phịng mối quan tâm ứng dụng Sử dụng VREG On-chip Để sử dụng chip VREG, VREGENZ pin nên gắn thấp thích hợp nên điện áp vận hành cần cung cấp cho V DDIO V DDA chân Trong trường hợp này, V DD điện áp cần thiết logic lõi tạo VREG Mỗi V DD pin địi hỏi trình tự 1,2 μF (tối thiểu) dung cho quy định thích hợp VREG Những tụ điện phải đặt gần tốt để V DD chân Vơ hiệu hóa VREG On-chip Trang 16 Để bảo tồn lượng, vơ hiệu hóa chip VREG cung cấp lõi logic điện áp vào V DD chân với điều chỉnh bên hiệu Để kích hoạt tùy chọn này, VREGENZ pin phải gắn cao M0, M1 SARAMs Tất thiết bị chứa hai khối nhớ truy cập nhất, 1K x 16 kích thước Các điểm trỏ ngăn xếp với đầu block M1 thiết lập lại Các M0 M1 khối, giống tất khối nhớ khác thiết bị C28x, ánh xạ tới chương trình liệu khơng gian Do đó, người dùng sử dụng M0 M1 để thực thi mã cho biến liệu Các phân vùng thực mối liên kết Các thiết bị C28x trình bày đồ nhớ thống để lập trình Điều làm cho lập trình dễ dàng ngôn ngữ cấp cao L0 SARAM, L1, L2, L3 DPSARAMs Thiết bị có chứa lên đến 8K x 16 single-RAM truy cập Để xác định xác kích cỡ cho thiết bị đó, xem số liệu đồ nhớ điện thoại Khối ánh xạ tới chương trình liệu khơng gian Khối L0 2K kích thước Dual ánh xạ tới chương trình liệu không gian Khối L1 L2 1K kích thước chia sẻ với CLA ultilize khối không gian cho liệu Lơ L3 4K (2K thiết bị 28.031) kích thước chia sẻ với CLA ultilize khối cho chương trình khơng gian DPSARAM đề cập đến cấu hình dual-port khối Boot ROM The Boot ROM nhà máy lập trình với phần mềm khởi động nạp tín hiệu khởi động chế độ cung cấp phần mềm bootloader chế độ khởi động để sử dụng điện lên Người dùng chọn để khởi động bình thường để tải phần mềm từ kết nối bên để lựa chọn phần mềm khởi động lập trình Flash / ROM nội The Boot ROM chứa bảng tiêu chuẩn, chẳng hạn SIN / COS dạng sóng, để sử dụng thuật tốn tốn học liên quan Các thiết bị ngoại vi nối tiếp Các thiết bị hỗ trợ thiết bị ngoại vi giao tiếp nối tiếp sau đây: Bảng 2.2 Cấu trúc giao tiếp truyền thông TMS320C28x [11] SPI: SPI tốc độ cao, đồng nối tiếp I / O port cho phép dịng bit nối tiếp có độ dài lập trình (1-16 bit) chuyển vào khỏi thiết bị với tốc độ bit-chuyển giao lập trình Thơng thường, SPI sử dụng cho thông tin liên lạc MCU thiết bị ngoại vi bên xử lý khác ứng dụng tiêu biểu bao gồm bên I / O mở rộng ngoại vi thông qua thiết bị đăng ký thay đổi, trình điều khiển hiển thị, ADC thông tin liên lạc Multidevice hỗ trợ hoạt động chủ / nô lệ SPI SPI chứa cấp nhận truyền FIFO để giảm gián đoạn phục vụ không SCI: Giao diện truyền thông nối tiếp hai dây không đồng cổng Trang 17 nối tiếp, thường gọi UART SCI chứa cấp nhận truyền FIFO để giảm gián đoạn phục vụ không I2C: Các liên mạch tích hợp (I2C) mơ-đun cung cấp giao diện MCU thiết bị khác phù hợp với xe buýt Philips Semiconductors liên IC (I2C-bus®) đặc điểm kỹ thuật phiên 2.1 kết nối cách I C-bus Thành phần bên gắn vào xe buýt nối tiếp dây truyền / nhận liệu lên đến 8-bit đến / từ MCU thông qua module I2C Các I2C chứa cấp nhận truyền FIFO để giảm gián đoạn phục vụ không Đây phiên nâng cao CAN ngoại vi Nó hỗ trợ 32 hộp thư, eCAN: đóng dấu thời gian viết, tương thích với ISO11898-1 (CAN 2.0b) LIN: LIN 1.3 2.0 tương thích thiết bị ngoại vi Cũng cấu cổng SCI thêm 2.2 Các ghi digital I/O TMS320F28035 Bảng 2.3 Các ghi TMS320F28035 Register GPACTRL Description GPIO A Control Register [GPIO – 31] GPAQSEL1 GPIO A Qualifier Select Register [GPIO – 15] GPAQSEL2 GPIO A Qualifier Select Register [GPIO 16 – 31] GPAMUX1 GPIO A Mux1 Register [GPIO – 15] GPAMUX2 GPIO A Mux2 Register [GPIO 16 – 31] GPADIR GPIO A Direction Register [GPIO – 31] GPAPUD GPIO A Pull-Up Disable Register [GPIO – 31] GPBCTRL GPIO B Control Register [GPIO 32 – 44] GPBQSEL1 GPIO B Qualifier Select Register [GPIO 32 – 44] GPBMUX1 GPIO B Mux1 Register [GPIO 32 – 44] GPBDIR GPIO B Direction Register [GPIO 32 – 44] GPBPUD GPIO B Pull-Up Disable Register [GPIO 32 – 44] AIOMUX1 ANALOG I/O Mux1 Register [AIO – 15] AIODIR ANALOG I/O Direction Register [AIO – 15] GPADAT GPIO A Data Register [GPIO – 31] Trang 18 GPASET GPIO A Data Set Register [GPIO – 31] GPACLEAR GPIO A Data Clear Register [GPIO – 31] GPATOGGLE GPIO A Data Toggle [GPIO – 31] GPBDAT GPIO B Data Register [GPIO 32 – 44] GPBSET GPIO B Data Set Register [GPIO 32 – 44] GPBCLEAR GPIO B Data Clear Register [GPIO 32 – 44] GPBTOGGLE GPIO B Data Toggle [GPIO 32 – 44] AIODAT ANALOG I/O Data Register [AIO – 15] AIOSET ANALOG I/O Data Set Register [AIO – 15] GPADAT GPIO A Data Register [GPIO – 31] 2.3 Analog to Digital Converter a) Giới Thiệu Bộ ADC ngoại vi quan điều khiển tạo giao diện quan trọng điều khiển giới thực hầu hết tín hiệu vật lý nhiệt độ, độ ẩm, áp suất, tốc độ, gia tốc tín hiệu nằm giải từ VMIN đến Vmax ví dụ đến 3v.mục đích ADC chuyển đổi tín hiệu tương tự sang tín hiệu số mối quan hệ điện áp đầu vào tương tự đầu số cho : VREF+ VREF- điện áp tham chiếu sử dụng để giới hạn dải điện áp tương tự điện áp đầu vào vào vượt điện áp cho phép tạo số digital bão hịatrong trường hợp C28x đến 3v Bộ ADC c28x 12bit ( n=12 ) Hầu hết tín hiệu ứng dụng địi hỏi khơng tín hiệu tương tự đầu vào để chuyển đổi thành tín hiệu số ,mạch vịng điều khiển thường u cầu nhiều tín hiệu từ cảm biến khác C28x trang bị với 16 chân ADC đầu vào chuyên dụng để đo điện áp tương tự 16 chân tín hiệu xử lý kênh kênh lúc Đặc điểm modul ADC C28x sau [6,11] -Độ phân giải 12 bit -16 kênh đầu vào ( 0-3v) Hai dồn kênh cho phép lấy mẫu hai kênh lúc -Chế độ lấy mẫu nối tầng ( cascaded) Dual Sequencer Trang 19 -16 ghi lưu trữ kết kiện) -Nhiều nguồn kích hoạt chuyển đổi ( kích hoạt bên ngồi ,S/W quản lý Bộ ADC C28x tự động xếp lấy mẫu 16 kênh Có nghĩa ADC tự động chuyển đổi kênh kênh trước thực xong ,có thể kích hoạt ngắt chuỗi chuyển đổi thực xong Thời gian chuyển đổi nhanh 80ns cho mẫu trình tự chuyển đổi mẫu thứ 160ns cho mẫu Việc khởi động chuỗi chuyển đổi nguồn sau - Bằng phần mềm : Đặt bit start lên - Bằng tín hiệu ngồi: “ADCSOC” - Bằng kiện ( chu kỳ,so sánh,tràn dưới) modul quản lý kiện A B b)ADC chế độ nối tầng ( cascaded) Hình 2.2 Sơ đồ khối module ADC [11] Những line đầu vào chuyển đổi (“chselxx”) Các kết đưa vào ghi (“result 0” đến “result 15” ) tương ứng với kênh Trang 20 c) ADC chế độ Dual Sequen Hình 2.3 Sơ đồ khối module ADC chi tiết [11] Chế độ hoạt động thứ của modul ADC chế độ Dual Sequencer lấy mẫu tự động tách thành tầng (“SEQ1” “SEQ2”) Trong chế độ sử dụng EVA để kích hoạt cho SEQ1 EVB cho SEQ2.Kết chuyển đổi lưu trữ RESULTO đến RESƯLT7 cho SEQ1 RESULT8 đến RESULT 15 cho SEQ2.Trong trường hợp kích hoạt SEQ1 SEQ2 lúc thi kiện có quyền ưu tiên cao xử lý trước Ở SEQ1 có quyền ưu tiên cao ,việc bắt đầu SEQ2 thực sau SEQ1 Trang 21 Hình 2.4 Lưu đồ xung clock ADC [11] d)Thờí gian chuyền đổi ADC Có số hạn chế thiết lập thời gian chuyển đổi ADC Trước tiên nguồn xung clock ADC HSPCLK mà dử dụng nguồn xung clock khác Xung clock có nguồn gốc từ dao động bên ,bộ nhân PLLCR chia HISPCP Thứ hai tần số tối đa cho “FCLK” đầu vào phận ữong modul ADC hạn chế tần số 25MHZ Để điều chỉnh xung clock cần khởi tạo bit “ADCCLKPS” cho phù hợp Bit “CPS” để lựa chọn chia Xung clock “ADCCL1 “ thời gian sở cho bọ phận xử lý bên khối ADC Trang 22 Một hạn chế thứ ba cửa sổ lấy mẫu điều khiển “ACQJPS” Nhóm bit xác định chiều dài cửa sổ sử dụng swich dồn kênh thời gian lấy mẫu điện áp đầu vào Thời gian phụ thuộc vào trở kháng của tín hiệu vào phụ thuộc vào phần cứng người lập trình định khoảng thời gian lấy mẫu tối ưu cho tất ứng dụng Hình 2.5 Lưu đồ thời gian lấy mẫu [11] Các ghi điều khiển modun ADC Bảng 2.4 ghi điều khiển modun ADC [11] Register ADCCTL1 ADCSOCxCTL ADCINTSOCSELx ADCSAMPLEMODE ADCSOCFLG1 ADCSOCFRC1 ADCSOCOVF1 ADCSOCOVFCLR1 Description Control Register SOC0 to SOC15 Control Registers Interrupt SOC Selection and Registers Sampling Mode Register SOC Flag Register SOC Force Register SOC Overflow Register SOC Overflow Clear Register Trang 23 INTSELxNy ADCINTFLG ADCINTFLGCLR ADCINTOVF ADCINTOVFCLR SOCPRICTL ADCREFTRIM ADCOFFTRIM ADCREV ADCRESULTx Interrupt x and y Selection Registers Interrupt Flag Register Interrupt Flag Clear Register Interrupt Overflow Register Interrupt Overflow Clear Register SOC Priority Control Register Reference Trim Register Offset Trim Register Revision Register – reserved ADC Result to 15 Registers 2.4 Timer C28x có ba timer 32 bít, sơ đồ khối timer hình phía Hình 2.6 Sơ đồ khối timer Sơ đồ khối timer Nguồn xung clock cho timer nguồn xung clock bên “SYSCLKOƯT” Nó 150MHZ sử dụng án số dao động bên 30MHZ sử dụng hệ số nhân PLL 10/2 Khi timer cho phép (TCR -Bit4) xung clock vào đếm xuống lố bít (prescaler PSCH:PSC) Khi tràn dưởi tạo tín hiệu cho đếm 32 bít (TIMH:TIM) Một ngắt yêu cầu timer đếm tràn Thanh ghi chia 16 bít (divide down register) “THDDRH:TDDR) sử dụng để nạp lại cho ghi prescaler Mỗi lần prescaler đếm tràn giá trị từ ghi divide down nạp vào prescaler Tương tự ghi 32bit period PRDH:PRD sử dụng để nạp lại cho đếm 32 bít Trang 24 Timer timer thường xuyên dược sử dụng Texas Intruments cho hệ điều hành thời gian thực “DSP BIOS” timer sử dụng cho mục đích chung Điều không giữ cho timer timer sử dụng với “DSP/BIOS” mà giúp hiểu PIE timer đếm thời gian CPU mà qua P1E 2.5 C28x lock modul Trước sử dụng đầu vào , cần cài đặt C28x clock modul giống vi xử lý đại khác Nguồn xung cho C28x cung cấp từ dao động bên tần số thấp để giảm ảnh hưởng củã nhiễu điện từ Một mạch PLL tạo tốc độ phía Kit EZDSP sử dụng tần số ngồi 30 MHZ để đạt tần số nội 150MHZ cổ 10 hệ số nhân chia cho 2.Điều thực việc lập trình ghi điều khỉển PLL ( PLLCR - PLL control register) Hình 2.7 Thanh ghi cao điều khiển xung clock hệ thống Trang 25 Hình 2.8 Thanh ghi thấp điều khiển xung clock hệ thống Hình 2.9 Sơ đồ hệ thống điều khiển giao tiếp ngoại vi High-Speed clock pre-scaler ( HISPCP ) LOW-speed clock pre-scaler ( LOSPCP) sử dụng chia tần số Đầu pre -scaler sử dụng làm nguồn xung clock cho thiết bị ngoại vi người lập trình cài đặt Pre scaler riêng rẽ cần thiết Trang 26 Chú ý : Tín hiệu “ CLKIN” có tần số với “SYSCLOUT” sử dụng cho giao diện nhớ bên cho giao tiếp CAN Cũng tần số dao động Watchdog cấp trực tiếp từ dao động bên ngoài.Tần số cao cho dao động bên 35MHZ Để sử dụng ngoại vi cho phép phân phối xung clock bit riêng rẽ ghi PCLKCR.Đầu vào Digital vo khơng có xung clock kích hoạt Trang 27 CHƯƠNG 3: ỨNG DỤNG C2000 CHO ĐIỀU KHIỂN ĐỘNG CƠ - Smart Grid Line Communications điện - Sản phẩm có màu trắng - Chuyển sang chế độ Power Supplies (SMPSs) - DC-DC Nhiều-Output Power Supplies - Năng lượng mặt trời Micro Biến tần chuyển đổi - Power Factor Correction - May máy dệt - AC-DC Biến tần… 3.1 Hệ thống chăm sóc y tế Một vài bệnh mãn tính có qui định truyền thuốc hóc mơn thể tương ứng với mức độ nặng nhẹ khác bệnh Nổi bật số bệnh tiểu đường việc sản xuất hóc mơn insulin giúp điều tiết nồng độ đường máu bị suy giảm Khi người ta nghĩ đến việc thiết kế hệ thống truyền hóc mơn insulin vào thể giúp điều hịa lượng đường máu áp dụng điều khiển số Yới hệ thống cần có cảm biến để đo lượng hóc mơn hay lượng chất dinh dưỡng có thể Thông tin đo từ cảm biến truyền đến máy tính số, tính tốn lượng hóc mơn cần thiết để truyền vào thể bệnh nhân Sơ đồ khối hệ thống biểu diễn hình 3.1 Hình 3.1 Hệ thống chăm sóc y tế, (a) Cấu trúc hệ thống điều khiển, (b) Sơ đồ khối cấu trúc điều khiển [11] Trang 28 ... nhiên thiết bị Khoa Cơng Nghệ Điện, Đại Học Cơng Nghiệp Tp.HCM cịn giới hạn cho việc giảng dạy nghiên cứu Chúng xin đề xuất công việc thiết kế chế tạo biến tần khóa khóa cho giảng dạy nghiên cứu. .. 1.2, biến tần pha dạng khóa khóa đề xuất Ưu điểm biến tần sử dụng linh kiện bán dẫn cho biến tần khóa, đề xuất hữu ích cho phát triển thiết bị giảng dạy nghiên cứu Hình 1.1 Mạch biến tần khóa. .. 64 Thiết kế mạch điều khiển .66 Phương pháp điều khiển 66 Hình IV-3 Sơ đồ điều khiển V/F cho động không đồng 66 Thực nghiệm 67 4. 1 Kết kiểm tra cho biến tần