Tài liệu Chương 4: HỆ TỔ HỢP ppt

Chương 4: HỆ TỔ HỢP• Giới thiệu • Cách thiết kế • Các loại mạch thông dụng đã tích hợp thành IC: – Bộ dồn kênh Multiplexer/Selecter – MUX – Bộ phân kênh Demuxtiplexer... • Định nghĩa:

Chương 4: HỆ TỔ HỢP

• Giới thiệu

• Cách thiết kế

• Các loại mạch thông dụng đã tích hợp thành IC:

– Bộ dồn kênh (Multiplexer/Selecter – MUX)

– Bộ phân kênh ( Demuxtiplexer)

• Định nghĩa: Là tổ hợp các cổng logic, ngõ

ra phụ thuộc ngõ vào, mọi sự thay đổi ngõ vào làm ngõ ra thay đổi

Cổng logic Ngõ vào

(Input) (Output) Ngõ ra

4.2 Các bước thiết kế

• Phân tích yêu cầu bài toán

• Xác định bao nhiêu biến vào và ra?

• Ví dụ: Hãy thiết kế một hệ tổ hợp theo yêu cầu sau:

– Ba ngõ vào

– Một ngõ ra

– Ngõ ra ở mức cao chỉ khi đa số ngõ vào ở

mức cao (số bits 1 nhiều hơn số bits 0)

4.2 Các bước thiết kế

• Các bước thực hiện:

Chương 4: Hệ tổ hợp

Bước 1: Xác định số ngõ vào, số ngõ ra

Bước 2: Thành lập bảng sự thật

MSB

4.2 Các bước thiết kế

• Bước 3: Viết biểu thức ngõ ra theo ngõ vào

Chương 4: Hệ tổ hợp

MSB

• Bước 4: Rút gọn biểu thức ngõ ra x(A,B,C) (dùng

phương pháp đại số hoặc dùng bìa karnaugh):

– Dùng biến đổi đại số

4.2 Các bước thiết kế

• Bước 5: (cuối cùng) Vẽ mạch

Chương 4: Hệ tổ hợp

X(A,B,C) = BC+AC+AB

• Định nghĩa: 2 n ngõ vào, 1 ngõ ra và n ngõ điều

khiển/chọn Tại mỗi thời điểm chỉ cĩ 1 ngõ vào được kết nối với ngõ ra, đĩ là ngõ vào cĩ chỉ số được xác định bởi tổ hợp nhị phân của n bit điều khiển

Ngõ vào dữ liệu (Data Input)

Ngõ vào lựa chọn

MUX: 4->1

• Sơ đồ mạch

Y = S 1 S 0 D 0 + S 1 S 0 D 1 + S 1 S 0 D 2 + S 1 S 0 D 3

.

Y

IC dồn kênh 74LS151

IC dồn kênh: 74LS153: gồm 2 bộ MUX 4 → 1

2Y

A(LSB) B

1G 1C0 1C1 1C2 1C3 2G 2C0

13

11

12

Dùng bộ MUX thực hiện biểu thức logic

• Dùng IC 74LS151 để thực hiện hàm:

f(x,y,z) = Σ (0,1, 4, 7)

• Định nghĩa: 1 ngõ vào, n ngõ điều khiển/chọn, 2 n ngõ

ra Tại mỗi thời điểm ngõ vào được kết nối với 1 ngõ ra,

đó là ngõ ra có chỉ số được xác định bởi tổ hợp nhị phân của n bit điều khiển.

4.3.2 Bộ phân kênh (Demultiplexer)

2C 2G

B

3

14 15

6 5 4

7

1C

10 Chương 4: Hệ tổ hợp

• Mã hĩa m đường tín hiệu vào (mã nhị phân 1

trong m = 2 n ) thành n đường tín hiệu ra Tại một thời điểm chỉ cĩ duy nhất một ngõ vào tích cực Chỉ số của ngõ vào tích cực sẽ tạo tổ hợp nhị

Mã nhị phân

1 trong m Mã nhị phân n bit

Sơ đồ khối

4.3.4 Mạch giải mã (decoder)

• Chức năng: ngược lại bộ mã hóa

– Ví dụ bộ mã hóa: chuyển mã nhị phân n bits thành mã nhị phân 1 trong m, m=2 n

Sơ đồ:

4.3.4 Mạch giải mã

Decoder 2->4, tích cực thấp

Chương 4: Hệ tổ hợp

Bộ giải mã có thêm ngõ vào cho phép

• Bộ giải mã có ngõ vào cho phép: mạch có thêm 1

hoặc nhiều ngõ vào cho phép (EN) Khi EN tích cực mạch mới hoạt động

4.3.4 Mạch giải mã

IC giải mã 74LS139: có hai bộ giải mã từ 2 sang 4, ngõ ra tích cực mức thấp

Chương 4: Hệ tổ hợp

74LS138

4.3.4 Mạch giải mã

Bộ giải mã có thêm ngõ vào cho phép

Bảng hoạt động IC74LS138

MSB

Mở rộng ngõ vào/ra mạch giải mã

• Nguyên tắc: sử dụng một vài bit có trọng

số lớn nhất để điều khiển đầu vào cho

phép.

4.3.4 Mạch giải mã

Dùng bộ giải mã thực hiện hàm logic

• Mỗi ngõ ra của mạch giải mã n 2n (ngõ ra tích cực mức cao) là một minterm n biến Ngõ ra tích cực mức thấp là một maxterm.

• Ví dụ: Dùng 74LS138 và các cổng logic để thực hiện các hàm sau:

Chương 4: Hệ tổ hợp

Dùng bộ giải mã thực hiện hàm logic

Viết lại các hàm:

4.3.5 Bộ so sánh

- Sơ đồ khối:

C1-Cm là các ngõ vào cho phép mở rộng sơ bit so sánh.

Chương 4: Hệ tổ hợp

- Bộ so sánh là hệ tổ hợp có nhiệm vụ so sánh 2 số nh ị

phân không dấu A và B (mỗi số n bit)

A B A>B

(Y 1 )

A=B (Y 2 )

4.3.5 Bộ so sánh

Chương 4: Hệ tổ hợp

- Mạch so sánh 2 số nhị phân 1 bit có ngõ vào điều khiển

- Mạch so sánh 2 số nhị phân n bits: được tạo thành từ n mạch

so sánh 2 số nhị phân 1 bit có điều khiển

4.3.6 Bộ kiểm tra chẵn, lẻ (parity checker)

• Bit kiểm tra chẵn: tổng số bits bằng 1 của

dữ liệu và bit kiểm tra (b e ) là một số chẳn

• Bit kiểm tra lẻ: tổng số bits bằng 1 của dữ liệu và bit kiểm tra (b e ) là một số lẻ.

Chương 4: Hệ tổ hợp

Chương 4: Hệ tổ hợp

Mạch số học

• Mạch cộng bán phần (Haft Adder-HA): cộng 2 số nhị phân 1 bit, ngõ ra tổng S và số nhớ C

• Mạch cộng toàn phần (Full Adder-FA): cộng 2 số nhị phân 1 bit với 1 bit nhớ được tạo từ bit nhớ thấp hơn Cn-1, ngõ ra tổng S và số nhớ Cn

Chương 4: Hệ tổ hợp

Mạch số học

• IC chọn kênh (dồn kênh) 8->1 : 74LS151

4.4 Một số IC tổ hợp thường gặp Dùng 2 IC 74LS151 (8->1) thành IC chọn kênh (16->1)

Chương 4: Hệ tổ hợp

IC giải mã 74LS138

• IC giải mã 74LS139: 2 mạch giải mã 2->4, ngõ ra tích cực mức thấp

4.4 Một số IC tổ hợp thường gặp

IC giải mã 74LS138

• IC giải mã 74LS138

Chương 4: Hệ tổ hợp