TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI NGUYÊN LINH GIANG
sas KE MACH
Trang 2TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
NGUYÊN LINH GIANG
THIẾT KẾ MẠCH BẰNG MÁY TÍNH e Giáo trình cho sinh viên Cơng nghệ Thơng tin, Điện tử Viên thơng
các trường đại học, cao đẳng kỹ thuật thuộc các hệ đào tạo
4
oS
Trang 36-6C2-01-6T7.3
Trang 4Lời nĩi đầu
Cùng với sự đến bộ của khoa học kỹ thuật, việc tự động hố thiết kế các mạch điệu tử đĩng mỘI vai Hồ qHaH trong rong việc thúc đấy sự phái triển kỹ thuật tính tốn Từ những năm 50 của thế ky 20, guá trình phát triển kỹ thuật điện tử dd qua nhiều giải đoạn: từ những Đĩng đến điên tứ đến
những bĩng bán dân, qua những mạch tích hợp Hhỏ rồi tơi những mạch với
mức độ tích hợp lớn và siêu lớn Những mạch tích hợp loại này cĩ thể chứa
hàng triệu lĩnh kiện bán dân trên một mạch Ví dụ diển hình là các bộ ví Xử
lý Việc thiết kế những mạch vớt độ tích họp lớn và siêu lớn thơng thể thực
hiện một cách thủ cơng, mà phái cĩ sự ghitp đổ ‹ "Ha máy HHẲ,
Sửu một số nấm giảng dạy mơn học “Thiết kế mạch nhờ máy tính ”
tại Khoa Cơng nghệ Thong tin, Truong Dai hoc Bach khoa Ha Not, trén co
sở tham khảo kinh nghiệm giảng dạy của các đồng nghiệp và các tài liệu
thuộc lĩnh vực này, chúng tơi biên soạu giáo IRÌHH Cho mơn học này, nhằm cũng cấp tài liện thaưm Khao cho sinh viên ChUYỀU ngành Cơng nghệ Thơng tin, Điện tứ Viễn thơng và những dt quan tản tin hiéu vé mon hoc trén
Prong cuon sách này Chúng tơi Hình bay cde giat doan quan trong trong quá trình thiết kế và san xudt cdc mach tich hop trong cong nghtep
Quá trình này bao géni cde butéc mo hinh héa mach trén các mức độ chỉ tiết
khác nhau, Xây dung mạch và kiểm nghiệm mạch, Chúng tơi khong than vong trình bày tất cả các vấn để liêu quan tot tất cá các giai doan của quá
trình sản xuất mà Chủ vến tập trung vào nhịt xổ cơng doan: tuết kế mơ hình
hĩa mạch và kiểm nghiệm tính dưng dẫn của thiết kế, Trên giai đoạn mơ
hình hĩa, trong thic 16 cd nhiéu veén ugt Cĩ thể dược sử dụng nhự SPICE, VERILOG, VHDL xong chúng To tập tru~ng vào trình bày ngơn ngĩ VHDL
trong giáo trùnh nay, bot agon Hư VIIDL là một ngơn ngữ cĩ tính cấu trúc cao Mét dae diém quan trong cua ngda ngữ VHDL là nĩ cho phép mà tạ thiết kế theo nhiều nức độ chi tiét khác nhau - từ mức kiến trúc đến các cẩu
trúc và dong dữ liệu, Với những wu điểm này, ngơn ngữ VHDL cho phép Xây
dung các tHiết kế mạch từ tổng quái đến chỉ Hết, cho phép nhà thiết kế cĩ thể nhìn một cách tổng thể quá trình thiết kếvà giấp cho quá trình kiểm tra tính dưng đắn của thiết kế được dễ dàng Chính nhờ vậy mà ngơn ngữ Ÿ "HDL
Trang 5dive sit dine réng rdi wong cong nghicp chế tạo mạch điệu tử cĩ độ tích
hop cao
Nhân dịp cuốn sách được xuất bản, chúng tơi xin chân thank cam ou
sự gĩp Ý chân tình của cdc ban đồng nghiệp trong Bộ mơn Kỹ thuật Máy
tính, Khoa Cơng nghệ Thơng tía Trường Đại học Bách khoa Hà Nội Đồng
thời, chúng 1ỏi cũng châu thành cảm ơn xự khuyến khích và tạo diéu kién
của Nhà xuất bản Khoa học và Kỹ thuật để cuốn sách này sĩm dược ra đời,
Cưới cùng chúng tơi mong nhận được su đĩng gĩp quỹ báu của các bai
đồng nghiệp và bạn đọc xa gau để lần tật bản sau cun sách được hồn chính hon,
Tác giá
Trang 6MỤC LỤC Lời nĩi đầu
Chương I Mở đản vào thiết kế mạch vi điện tử
§1.1 Các phân đoạn trong thiết kế các mạch tích hợp §1.2 Mơ hình hĩa mạch điện
§1.3 Tổng hợp và tối ưu hĩa mạch dùng máy tính C hương II Cơ sở tốn học
§2.1 Đại số Bool và lý thuyết chuyển mạch §2.2 Các hàm lơgic và dạng chuẩn tắc
§2.3 Tối thiểu hĩa các biểu thite logic Chương IỊI Cơ sở của thiét ké logic
§3.1 Đặc điểm của quá trình thiết kế mạch máy tính §3.2 Các phần tử lơgtc cơ bản
§3.3 Thiết kế các mạch tổ hợp
§3.-4 Những vấn đề khi thiết kế mạch tổ hợp $3.5 Thiết kế các mạch tuần tự
$3.6 Những vẫn để khi thiết kế các mạch tuần tự
Chương IV Những khái niệm chung về mơ hình hĩa phản cứng
Ÿ4.1 Mơ hình hĩa phần cứng
§4.2 Cac ngơn ngữ inơ hình hĩa phần cứng §4.3 Các mơ hình trừu tượng
Chương V, Các phương pháp mơ hình hĩa lơgic §5.1 Co so m6 hình hĩa lơpic
Trang 75.4 Mơ hình hĩa quá trình trễ tín hiệu trong các phần tử mạch :.5 Mơ hình hĩa trên mức các phần tu logic
Chương VI Ngơn ngữ mơ hình hĩa VHDL $6.1 Mé dau ngon ngữ VHDL
&6.2 Các cấu tric co sở trong VHĐL $6.3 Cac kiểu dữ liệu
&6.4 Tốn tử và biểu thức §6.5 Các cấu trúc tuần tií
86.6, Cac ciiu tric song song
§6.7 Các chương trình con và các gĩi chương trình
Chương VỊL Mơ hình hĩa mạch bảng ngơn ngữ VHDL
§7.1, Mơ hình hĩa trên mức cấu trúc
§7.2 Mơ hình hĩa trên mức thanh ghi truyền đạt
$7.3 Ma hinh hoa các ơtơmmat hữu han
Chương VIII Các phương pháp kiểm tra lỗi mạch lơgic
§8.1, Các mơ hình lỗi logic §8.2 Bài tốn phát hiện lỗi
§8.3 Các phương pháp thuật tốn tổng hợp các giá 1rị Thử
nghiệm
$8.4 Phuong pháp mơ hình hĩa lỗi
Trang 8CHƯƠNG I MỞ ĐẦU VÀO THIẾT KẾ MẠCH VI ĐIỆN TỦ
§I.1, Cac phan đoạn trong thiết kế các mạch tích hợp
Sự ra đời của các mnạch vị điện tử đã lầm cơ sở phát triển phản cứng và phần mềm của các hệ thống tính tốn trong những thập ký san đày Việc
tăng liên tuc mức độ tích hợp của các mạch điện tử trên một nén đơn đã đưa
tới việc chế tao những hệ thống với độ phức tạp ngày càng tăng Cơng nghệ chế tạo mạch tích hợp trên cơ sở các chất bán dan phát triên vũ bão Tới giữa những năm 80 của thế kỷ 2Ơ người ta đã cĩ thể chế tạo được những mạch
tích hợp chứa tới hàng triệu lĩnh kiện điện tử trên một tỉnh thể chảt bán đản
Những mạch đĩ được gọi lì mạch tích Hợp cao(VLS]) hoặc là mạch vĩ điện tử Việc ra đời của những mạch ví điện tử đã làm này sinh sự cần thiết phải cĩ một phương pháp luận và quy trình thiết kế, chế tạo thích hợp
Trong cơng nghiệp việc chế tạo các mạch tích hợp được thực hiện qua bốn giai đoạn:
e- Giai đoạn thiết kế e- Giai đoạn chế tạo © Giai đoạn kiểm tra
œe- Giai đoạn đĩng gĩi
Ở piải đoạn thiết kế, từ các chức nang ma mach sẽ thực hiện chúng ta xây đựng mơ hình của mạch trên nhiều mức độ chỉ tiết khác nhau Các mức độ chỉ tiết cĩ thể được chia thành mức kiến trúc, mức lơgic, mức vật lý Kết quả của piai đoạn thiết kế là các mơ hình của mạch đã được xác nhân khơng chứa lỗi trên phương điện thiết kẻ
Giai đoạn thứ hai là giai đoạn chế tạo Ở giai đoạn này mạch tích hợp sẽ được chế tạo theo các cơng nghệ cấy ghép các phần tử mạch lên các tính thể chất bán dẫn bang phương pháp mặt nạ che phù và cơng nghệ xây dựng các mạch nhiều lớp Kết quả của giai đoạn này là những ví mạch thực hiện những chức năng như trong thiết kế
Trang 9kết luận lỗi đĩ cĩ thê là lỗi trong quá trình chế tạo Dựa vào việc kiểm trà quy trình cơng nghệ ta cĩ thê rút ra kết luận về các khâu cĩ thể sinh ra lơi
Giai đoạn cuối cùng là giải đoạn đĩng gĩi Lúc đĩ các vĩ mạch sẽ được
phân tách và được tạo vỏ bọc
Trong chương trình 1a sẽ nghiên cứu kỹ giải đoạn đâu tiên là giai đoạn thiết kế, Quá trình thiết kế các mach vi dién tu trong cơng nghiệp được chia làm ba phân đoạn:
e Mơ hình hĩa
e®- Tổng hợp và tối ưu hố
s« Kiểm nghiệm và phê chuản
Trong đĩ chúng ta tập trung vào bài tốn mơ hình hố mạch và tổng hợp tối
ưu hố mạch
Phan đoạn đản tiên: Mở hình hố
Ở giải đoạn này nhà thiết kế xây dựng các mỏ hình cấu trúc mạch và các chức nang mà mạch sẽ thực hiện Các mơ hình mạch là cơng cụ biểu điển các ý tưởng thiết kế Mơ hình hố đĩng vai trị quan trọng trong thiết kế mạch vị điện từ bởi vì các mơ hình tà những phương tiện mang thơng tín về các mạch sẽ được xây dựng một cách cỏ đọng và chính xác Do đĩ mỏ hình ca phíu chính xác chặt chề cũng như cĩ mức độ tổng quát, trong suốt và dé hiểu đối với người thiết kế và máy Với sự phát triển của các kỹ thuật mơ phỏng, mơ hình mạch cĩ thể được xây dung trén co so cde ngơn nsữ mỏ tả phan cing HDL (hardware description languages) Trong uhiéu trugng hợp các mơ hình đề họa như biểu đồ dịng thơng tín sơ đồ mạch và mỏ tá hình đạng hình học của các đối tượng cũng như cách sắp xếp chúng trên bản mạch đều cĩ thể được dùng để hiểu diễn mạch Đối với những mạch cĩ độ tích hợp siêu tớn do đị phúc tạp của mạch rất cao nên việc xây dựng mỏ hình mạch thường theo các mức độ chỉ tiết khác nhau Điều đĩ cho phép người thiết kế tập trung vào từng phần của mơ hình tại từng giai đoạn thiết
kế,
Phân đoạn hai: Tổng hợp và tới ưu hĩa
Trang 10niệm về mạch và xây dựng những mơ hình sơ hộ đầu tiên về mạch Mục đích chính của giai đoạn tổng hợp mạch là xây dựng mơ hình chí tiết của mạch, ví dụ như các chỉ tiết về đạng hình học phục vụ cho cơng đoạn lấp rấp và tạo vỏ bọc cho mạch Điều này đạt được thơng qua quá trình xây dựng và chính xác hố thiết kế tùng bước trong đĩ mơ hình trừu tượng ban đầu được người thiết kế chí tiết hố từng bước lặp đi lặp lại Khi thực hiện quá trình tổng hợp mạch theo các bước cải tiến mơ hình người thiết kế cần nhiều thơng tin liên quan tới các cơng nghệ chế tạo và các phong cách thiết kế mong muon Ta cĩ thể thấy các chức năng của mạch cĩ thể độc lập với các chỉ tiết thực hiện, trong khi đĩ các đạng biểu diễn hình học của mạch hồn tồn phịụt thuộc vào các đặc tính của cơng nghệ ví dụ như kích thước của các dây dẫn trong mạch phụ thuộc vào cơng nghệ chế tạo
Bai tốn tối ưu mạch luơn kết hợp chật chế với bài tốn tổng hợp mạch
Quá trình tối ưu đồi hỏi phải lựa chọn những chì tiết xác định của mạch với
mục đích lầm tăng khả năng của mạch về phương diện thiết kế tương ng với những độ đo xác định Vai trị của tối ưu là nâng cao chất lượng của mạch điện như tối ưu vẻ chức uãng, về điện tích, vé tinh dé kiểm nghiệm và phát hiện lỗi Chức năng liên quan tới thời gian để thục hiện một quá trình xử lý thơng tin cũng như số lượng thơng tin cĩ thể được xử lý trong muội đơn vị thời gian Các tính nâng của mạch là ảnh hướng lớn tới kha nàng cạnh tranh của mạch trên thị trường Vấn đẻ chất lượng của mạch cũng Hẻn quan tới kích thước cũng như diện tích của ruạch Diện tích cũng là đối tượng của
tối ưu mạch Kích thước nhỏ của mạch cho phép cĩ thể phân bố nhiều mạch
trên một tớp, điều đĩ làm giảm gií thành chế tạo và đĩng gĩi Trong cơng nehiệp chế tạo chúng ta imnong muốn cĩ những thiết kế cho phép phát hiện lỗi và xác định vị trí lơi của mạch sau khi chế tạo, Khả nàng này trong
nhiều trường hợp, ảnh hưởng lĩn tới chất lượng của mạch Một thơng so
quan trọng trong vấn đề phát hiện lối của mạch là phần trăm lỗi cĩ thể được
phát hiện đối với một bộ giá trị thứ nghiệm Nĩi chưng, người thiết kế mĩng
muốn cĩ những mạch để Kiểm nghiệm, điều đĩ làm giảm giá thành chung của quá trình sản xuất
Phân đoạn 3: Kiếm nghiệm và phê chuẩn
Quá trình phê chuẩn mạch là việc đại được ở một mức độ chắc chân hợp
lý rằng mạclt điện sẽ làm việc đúng với giá thiết Khơng cĩ lỗi chế tạo Trên
Trang 11phân đoạn này mục đích đặt ra là phiải loại bỏ mọi lỗi thiết kế cĩ thẻ cĩ trước khi đưa vào sản xuất Quá trình phê chuẩn mạcly bao gồm việc xây dung m6 hình mồ phịng mạch dựa trên thiết kế và thực hiện kiểm tra Mơ phơng mạch bao gồm phân tích các diễn biến hành vi của mạch điện theo thời gian đối với một hoặc nhiều bộ giá trị đầu vào Quá trình mơ phỏng cĩ thể áp dụng trên nhiều mức thiết kế khác nhau tuỳ theo các mức trừu tượng của mơ hình
§1.2 Mĩ hình hố mạch điện
Mơ hình mạch là biểu diễn trừu tượng trong đĩ chỉ ra những đặc tính thích hợp mà khơng cĩ những chỉ tiết tương ứng
Quá trình tổng hợp mạch là quá trình tạo mơ hình mạch bắt đầu từ những biểu diễn sơ lược nhất
Các mơ hình được phản loại theo các mức độ mơ
tả trừu tượng và các pĩc độ quan sát, PC =PC +1 Fetch (PC) Mức kiến trúc s® Cac mức độ mơ tả trừu tượng được chia làm ba mức nh sau: " Mite kién trúc
Ở mức kiến trúc mạch điện dược thể Mức lơgic
hiện qua tập hợp các thao tác như các
tính tốn trên dữ liệu, các phép chuyển A) đổi và truyền thơng tin Ví dụ, trên mức
kiến trúc, mạch cĩ thể được biểu diễn
qua những mơ hình trên các ngơn ngữ _— —
mơ tả phần cứng những biểu đồ luồng Mức hình học thong tin
® - Mức lơgic =
Ở mức lơgic, mạch điện được thé hiện như tập hợp các chức năng lagic va duoc
chuyển thành các hàm lơgic Ví du en Hình 1.1 Ba nức độ trừu
Trang 12m_ Múc hình học
Ở mức hình học, mạch cĩ thể được biểu diễn như tập hợp các đối tượng lành học Ví dụ đơn giản của biểu diễn hình học cĩ thể là
các lớp trong mạch nhiều lớp, đáng vẻ bể ngồi và phân bố của
các phần tử cấu thành mạch
e Các gĩc độ quan sát cũng dược chia thành ba gĩc độ:
m_ Gĩc độ hành vì
Gĩc độ hành vi mơ tả các chức năng của mach ma khong quan tâm tới việc thực hiện các chức năng đĩ
m_ Gĩc độ cấu trúc
Gĩc độ cấu trúc mơ tả mơ hình mạch bàng các thành phần cơ
bản của mạch và các liên kết giữa các thành phần đĩ m_ Gĩc độ vật lý
Gĩc độ vật lý cĩ liên quan tới các đối tượng vật lý xuất hiện trong thiết kế
Các mơ hình cĩ các mức mơ tả trừu tượng khác nhau và cĩ thể được
quan sát theo những gĩc độ khác nhau Ví dụ, ở mức kiến trúc theo gĩc độ
Trang 13Hình 1.2 cho tạ thấy mối liên hệ giữa các múc biểu diễn mơ hình và các gĩc độ quan sát Ở mức kiến trúc và lơgic, mơ hình mạch thường được biểu
điển theo các gĩc độ hành vị và cấu trúc, cịn ở mức hình học mỏ hình
thường dược biêu diễn qua gĩc độ cấu trúc và vật lý Trên hình 1.3 cho ta ví dụ về các mức biều điển của mơ hình bộ xử lý và các gĩc độ quan sát lương ứng Ư mức kiến trúc, theo gĩc độ hành vị, mỏ hình là các đồng lénh trén ngơn ngữ mơ tả phần cứng HỒL;: theo sĩc độ cấu trúc mơ hình bao ơm tập
hợp các khối cơ sơ như bộ tính tốn số học, bộ điều khiển, và các liên kết
giữa các phần tử đĩ, Ở mức lơgic theo gĩc độ hành vị, mơ hình bao gồm các sơ đồ chuyển trạng thái của các ơtơmat biểu dién hoại động của mịch: theo 8ĩc độ cấu trúc, mơ hình được biêu diễn bằng các sơ đồ mạch lơgic giữ các phan tur logic co ban Gĩc độ hành vị Gĩc độ cấu trúc Goce độ -—“ Mực PC = PC +] Fetch (PC) Mức kiến trúc Shute O
Tình 1.3 Các mức biểu dién mo hinh va cdc gde độ quan sát tượng ứng
§L.3 Tơng hợp và tối ưu hố mach dùng máy tính
Các cơng cụ trợ giúp thiết kế bằng máy tính cho phép nang cao nang suất thiết kế Các kỹ thuật thiết kế cho phép giảm thời gian, ming cao chu trình thiết kế và giảm cơng sức con người Các kỹ thuật tối ưu làm tăng chất lượng thiết kế 2o đĩ các kỹ thuật tổng hợp và tối ưu hố Mach vai su trợ
Trang 14gIúp của máy tính được sử dụng trong hầu hết các quá trình thiết kế mạch
điện từ số,
I Tong hợp mạch điện
Việc phân loại các mỏ hình thành các mức tritu tượng và các gĩc độ
quan sát cho chúng ta phương pháp xây dựng các thiết kế trên giai đoạn tổng hợp mạch Giai đoạn tổng hợp mạch cĩ thể được phân chịa thành các phản
đoạn sau:
Tổng hợp ở mức kiến trúc bao gồm việc tạo ra gĩc độ cấu trúc của mơ hình ở mức kiến trúc Điều nay tượng đương với việc xác định và phân các chức nâng của mạch thành các phép tốn Các phép tốn này được gọi là tài nguyên của thiết kế Trong mơ hình
cũng bao gổm cả các kết nối giữa các phép tốn và trình tự thực
hiện Phân đoạn này thường được gọi là tổng hợp ở mức cao hay tổng hợp cấu trúc vì ở đĩ người thiết kế phải xác dịnh các cấu
trúc vĩ mỏ ( trên mức độ các sơ đồ khối ) của mạch
Tong hợp ở mức logic là phan đoạn Tạo ra gĩc độ cấu trúc của mỏ hình ở mức lơgic Tổng hợp lơgic bao gồm các thao tác sử dụng k¥ thuat logic dé tao nén mo hinh logic M6 hình này gồm cĩ các phản tử lơgic cơ bản và kết nối giữa các phần tử đĩ Như vậy bước tổng hợp lơgie là bước xác định cấu trúc vỉ mơ { ở mức các
phan i logic co bản ) của mạch Cơng việc chuyến đốt mơ hình lơgic thành các kết nối giữa các phần tử được mơ tả trong th
viện các phần tử cơ sở thường 2 gol la ánh xạ cơng nghệ hay là liên kết theo thự viện,
Tổng hợp ở mức hình học buo gồm việc tạo ra gĩc độ vậi lý của mơ hình ở mức hình học Nĩi cách khác, ở mức này mỏ hình được mơ tả thơng qua các đặc tính của tất cả các mẫu hình học
tạo nên dạng của các mạch, phân hố các mạch trên bản mạch
Phân đoạn này thường được gọi là thiết kẻ vạt lý
Trang 15XỊ N N _ Gĩc độ hành vi “Gĩc độ cấu trúc Múc kiến thúc Tổng hợp Kiến trúc kẻ : Mite logic Tổng hợp logic `———*+ S4 Múc hình học Thiết kế vật lý Hình 1.4 Các gĩc độ quan sái, mức độ | Gĩc đĩ vật lý trừu tượng và các phân đoan thiết kế, a Tổng hợp kiến trúc
Mỏ hình hành vì ở mức kiến trúc cĩ thể được thể hiện qua tập hợp các phép tốn và mối quan hệ phụ thuộc giữa chúng Tổng hợp kiến trúc yêu cầu phải xác định các tài nguyên phần cứng cần được sử đụng để thực hiện các phép tốn, ấn định trình tự thực hiện các phép todn va gan kết chúng với các tài nguyên
Việc thực hiện xây dựng mạch sau này phụ thuộc nhiều vào bước này Thực vậy, các thiết kế về mật kiến trúc sẽ xác định mức độ thực hiện song song của các phép tốn Thục hiện tối ưu hố mạch trên mức này dong val trị hết sức quan trọng trong quá trình thiết kế
Ta hãy xét ví đụ sau: ta thiết kế mạch Thực hiện việc giải phương trình vì phân » ¬.jXy + 3=0 trên đoạn [Ø, a] bằng phương pháp số với bước dịch cv
và các giá trị bạn đầu x(Ø)=x vx(0)—yw, +0) mH
Trang 16yl =y + u*dx; c=x<a ¥ x=xl: * | u=ul: y=l: } Bo diéu [——*) — Bo Until (c ): khiên lạ —| nhớ Write( v ):
Hình 1.5 Ciĩc dé cau trúc ở mức kiến trúc
Trong ví dụ nay để đơn giản, ta cĩ thể coi các đường đữ liệu của mạch xuất phát từ hai nguồn: từ bộ nhân và từ bộ tính tốn số học ALU Bộ ALU nay cĩ thể thực hiện các phép tốn cộng trừ và so sánh Mạch sẽ gồm cĩ các
thanh ghi, bộ xác định địa chỉ và bộ điều khiến Gĩc đệ cấu trúc của mỏ
hình mạch ở mức kiến trúc cho ta thấy các cấu trúc vĩ mơ của thiết kế, b Tổng hợp lịgic
Mơ hình ở mức lơgíc của mạch cĩ thê được biéu dién bằng các sơ đỗ chuyển trung thái của các ơtơmat hữu hạn, bằng các sơ đồ lơgiec hoặc bằng các ngơn ngữ mơ tả phần cứng HIỒIL Các mơ hình này được nhà thiết kế đưa ra hoặc được tổng hợp từ các mơ hình ở mức kiến trúc
Các thao tác ở mức lơgic cĩ thể khác nhau tuỳ theo tính chất của mạch (như mạch tơ hợp hoặc mạch tuần tự) và dạng biểu điễn ban đầu (biểu đồ chuyển trạng thái hay sơ đồ lơgic) Vấn để tối ưu hố đĩng vai trị hết sức quan trọng Nĩ gấn liên với quá trình tổng hợp trong việc xác định các cấu trúc vI mơ của mạch Kết quả cuối cùng của tổng hợp ở mức lơgic là biểu điện cấu trúc đầy đủ, ví dụ như bàng các phần tử lõeie cơ bản và kết nối giữa những phần tư đĩ
Trang 17e Thiết kế vật lý
Thiết kế vật lý là quá trình tao ra sơ đồ bố trí của chip điện tử Các lớp bố trí mạch tường ứng với các mặt nạ dùng trong quá trình chế tạo chip Do
đĩ các bố trí hình học là mục tiêu cuối cùng của thiết kế các mach vi điện tử
Cúc thao tác chính trên phân đoạn này là bố ui tạch, đi đây, định tuyến Trong cuốn sách này chúng ta khơng đi sâu vào phân đoạn này
2 Tỏi ưu hố mạch điện
Bài tốn tốt ưu hố mạch luơn đi đối với bài tốn tổng hợp mạch, Tối ưu
hố mạch khơng những để đạt được ở mức do cao nhat vé chat luong mach
mã cịn tạo ra những mạch cĩ tính cạnh tranh cao, Chúng tạ chỉ xét các văn đẻ tối ưu hưu độ đo chất lượng quan trọng; diện tích và hoạt động của mạch,
Ngồi ra một độ đo chất lượng quan trọng nữa là khả nảng để kiểm tra và
phát hiện lối của mach,
Diện tích của mạch được xác định bằng tổng diện tích của các phần tử mach Do đĩ diện tích cĩ thể xác định được thơng qua gĩc độ cấu trúc của mạch nếu ta biết điện tích của từng thành phần mạch Thơng thường các phan tử cơ bản của mạch lơgie là các phần tử lơgic, các thanh ghí, các phản tử này cĩ điện tích biết trước tuỳ thuộc vào từng loại thiết Kế, Diện tích các đây nồi đĩng vai (rị quan trọng và khơng thể bỏ qua Các thành phần điện tích này cĩ thể xác định từ mơ hình mạch trên gĩc độ vật lý hoặc ước lượng từ các mơ hình thẻo gĩc độ cấu trúc theo các phương pháp thống kẻ
Hiệu nàng của mạch được tối ưu hố dựa trên thời gian trể, thời tan
đồng bộ cạnh tranh trên các phản tử Để tính tốn dị đo hoạt động của mạch cần thiết phải phân tích cấu trúc và hành vì của mạch Văn dẻ này khitc nhau đối với các loại mạch khác nhau
Hiệu năng của các mạch tố hợp được xác định thơng qua thời gian trẻ truyền từ đầu vào đến đầu ra Thơng thường để giảm độ phức tạn của tính tốn ta luơn giả thiết rằng các giá trị đầu vào xuất hiện trong cùng một thời
điểm và hiệu trăng của mạch được tính qua thời gian trẻ trưyền theo đường
đữ liệu đài nhất
Trang 18thành phần mạch tổ hợp của mạch tuần tự là cân dưới của thời gian quay
vong, ‘
Khi ta xét mơ Hình trên mức kiến trúc như tập hợp các phép tốn đối với các mạch tuần tự dồng bộ, một trong những độ đo hiệu năng là thời gián cản thiết để thực hiện các phép tốn Thời gian này cĩ thể được ước lượng thỏng qua các chủ kỳ thời gian Tích của thời gian quay vịng và thời gian thuc hiện cho ta thời gian thực hiện tổng cộng của mạch Thơng thường thời gian quay vịng và thời gian thực hiện dược tối ưu hố riêng Tế để đơn giàn hoa quá trình tối ưu và thoả mãn các yêu cầu đặt ra dối với thiết kế
Các mạch đồng bộ cĩ thể được thực hiện đây các phép tốn theo chế độ dây chuyển ( pipeline ), trong đĩ mạch sẽ thực hiện các phép tốn song song
trên những tập hợp đữ liệu khác nhau Như vậy hiệu nàng cua mach con co
thể được thể hiện qua khả nâng xử lý dữ liệu, lượng đữ liệu mà mạch cĩ the xử Ïý Độ đo đĩ gọi là thơng lượng của mạch Đối với những nuịch khong thục hiện qua kỹ thuật đây chuyển, thơng lượng bị giới hạn bởi nghịch dao của tích giữa thời gian quay vịng và trời giao thực hiện Kỹ thuật dây chuyên cho phép mạch tạng thơng lượng dữ liệu được xử lý vượt qua giới hạn nĩi trêu
Với những độ đo nĩi trên, tối ưu hố hiệu nãng của mạch bao gom vice giảm thiểu thời gian trễ truyền đối với mạch tổ hợp, thời gian quay vịng và
thời gian thực hiện đối vớt mạch tuần tự đồng bộ: làm tầng tối đa thơng,
lượng của mạch đối với những mạch thực hiện theo Kỹ thuật đây chuyẻn Ngồi những bài tốn tốt ưu hố vẻ kích thước và thời gian nĩi trên, hiệu nang của mạch cịn liên quan tới khá nang phát hiện lỗi và định vị vI trí 101 trong mạch Bài tốn xây dựng những mạch cho phép để dang tim lỗi đồng một vai trị quan trong trong quá trình thiết kế và tối ưu hố mạch, Những mạch để kiểm tra cho phép giảm thời gián sinh các bộ giá trị thự nghiệm va giảm số lượng các bộ giá trị thử nghiệm Vấn để đầu tiên được giải quyết bằng cách tìm ra những thuật tốn tổng hợp mạch cĩ hiệu quả: cịn vấn đẻ thứ hú liên quan tới việc tìm ra những thuật tốn tìm lơi nành với mục tiêu giảm thời gian phát hiện lỗi và vị trí lỗi tượng ứng với từng bộ gia tn thử nghiệm
Tĩm lại bài tốn tối ưu hơá thiết kế được đưa vẻ kết hợp hai bài tốn:
Trang 19tốn tối ữu hố cĩ thể được biểu điện trong khơng giản veetơ như sau Tập Hợp các cấu trúc cĩ thế cĩ của mạch sẽ được thiết Kế tạo thành một khơng gian Khơng gian này gọi là khơng gian thiết RKể và chứa mọt số hữu lụ Un Cae
điểm trong đĩ mỗi điển tượng ứng với một thiết kế cụ thể, Mơi điểm ( tương
ứng là thiết Kế ) sẽ cĩ các giá tị điện tích và hiệu năng tưởng ứng Ta sẻ lập ham giá trị trên cơ sở các doi tượng như diện tích, thời gian trẻ, thời Skin thực hiện thời gian quay vịng, thơng lượng Bài tốn tơi ưu hố mạch trở thành bài tốn tìm Kiếm diểm xác định trong Khơng gian thiết Kế sáo cho các đối tượng đạt giá trị tối ưu
Trang 20CHƯƠNG II CƠ SỞ TỐN HỌC
Trong chương này chúng lơi nhắc lại một số vấn để tốn học lim cơ sO
cho các chương tiếp theo Các kiến thức tốn chủ yếu Xoay quanh cơ sở Xây dựng các mạch số dựa trẻ các dạng chuẩn tắc của các biểu thúc lơgic Những vấn đề liên quan tới quá trình từn lỗi trong các mạch lĩgtc én quan tới các phương pháp mã hố và lý thuyết đồ thị Do đĩ chương nay duge chia
làm hai phần chính, một phần liêu quan tới vấn để tối thiểu hố các biểu
thức iơgic, phần thứ hai liên quan tới lý thuyết đồ thị và mã hố
§ 2.1 Đại số Bool và tý thuyết chuyên mạch 1 Đại số Bool và lý thuyết tập hợp
[ý thuyết chuyển mạch là cơ sở thiết Kế các hệ thống số hiện đại, Lý thuyết này đựa trên lơgic ký tự do nhà tốn học Bool sáng tạo nên Lĩnh vực lơgic ký tự là phát triển của lơgte học khi ta đưa vào các ký hiệu hình thức và các thao tác đại số hình thức Đại số Bool duge định nghĩa là một hệ đại sẽ thoả mãn hệ các tiên đề
Định nghĩa: Đối với tập hợp B= { a b, .} và lai tốn tử '+` và '.` nếu bĩn tiên đẻ sau thố mãn thì hệ thống đại số gọi là đại s6 Bool:
i) Va.he Batba=btaa.b=b.a: Tinh chat giao hoan; (2.1) 2) Va.b.cecH
+(Cb.c)=(a+b).(a+c}a.(b+ec)=
a,b)+(Ca.ec}: Tính chất phan phốt: (2.23
3) đlc B.30 e B:
gà cB.a+O=,u.a.[ =u; Tổn tại các phần tử đơn Vũ (2.3)
1Ð) 3aecB:Vael,a+ a=l.a a=0: Phản bà (2-0)
Các dịnh lý của đại số Bool:
[ a+a=ai (2.5)
3 .a,a nai (2.6)
Trang 211 .na,02<.0; (23.8) 3 da (39) 6 {a.b)ì.c=a.(b.c} (2.10) 7 (a+b)+cr=a+(b+c): (2.11) §$, a+an.Db=a: (2.12) Q a.(a+b}=a: (2.13) 10 a+h=ah: (2.14) ll.ab=drb: (2.15)
Với hệ tiên để của đại số BooL fa cĩ thê chứng núnh các định lý tren
Các định lý của đại số Bool cĩ thể được thể hiện dưới dạng lý thuyết tập hợp
như sản
Giả thiết cĩ tập lợp À xét tập hợp S là tap cac tap com cua A Dol vei hat phần tử bất kỳ của tập Š xác định phép hợp ©2 và phép giao Om Do S la tap cla cic fap con cha A nén néu tap con a £ S thì phần bù của a trong Ala a
cũng thuộc S Với các khái niệm tập hợp ¿V và S, ta cĩ thể mình họa các định
ly cua dai so Bool
2 Đại số chuyển mach
Mot vi du cua đại số Bool Khi tập hợp B = {0, LỊ Khi đĩ ta cĩ lệ đại số Bool don gian nhat Mai lien he gitia dai so Boo! noi trên với lý thuyết đĩng
neat mach điện được Shannon đưa ra vào những năm SOQ cua the ky 20 Ile
đại số bao gồm hai phan tt {O 1} con được gọi là đại số chuyên mạch Các tiên đẻ và các định ly của đại số Boõl hồn tồn được ấp dụng cho dai sé chuyển mạch
Để thiết lập mơi tượng quan giữa lý thuyết đĩng gat mach điện VỚI các
Trang 22Trong các sơ đồ mạch đĩ, trạng thái đĩng mạch của khố tương hag vou
giá trị ! và trạng thái ngắt mạch tương ứng với giá trị 0 Theo cách quy dịnh
giá trị như trêu phép tốn tuyển cĩ thê được biểu diễn như đoạn niịch mắc
song sĩng các khố, trong khí đĩ phép tốn hội sẽ tương ting vai down mach mắc nối tiếp các khố Với các quy ước đĩ tiên đề bai của đại số Bool cĩ the được biểu diễn thành các mạch tương đương như sau: Jb ẨR a a a
Tt ath.ec Lạ (a+b)}.(a: e] Lư
1lình 2.2 Sơ đồ mạch đĩng ngắt mình hoa cho tinh chat phan phot
Sự tương đương giữa hai sơ đồ mạch khố này cĩ thể được kiểm chúng bằng các bảng chân lý tương ứng
Dựa vào sự tương thích giữa các biểu thức lơgic và các sơ đồ mạch khố ta cĩ thể tạo ra các mạch khố tương đương các biếu thức logic với những độ phúc tạp khác nhau dựa vào các phép biến đối trong mịch điện Mặc dù vậy cĩ một số loại mạch khơng thể biếu điển được thành Kết hợp giữa các tơ hợp mạch song song và nối tiếp, trong những trường hợp đĩ tạ phải xây dựng mạch đựa theo bảng chân lý hoặc sử dụng phương pháp tao tap bop các liên kết
Chúng ta xết trường hợp mạch theo liên ket mach cầu: các đường di nt phần phía trái mạch sang phần phía phải mạch báo gồm các đường fab, aed ceb, cd}.Phương pháp tạo tập hợp các liên Kết thể hiệu như sau: nếu trên bất kỳ đường đi từ phần bên trái mạch cầu san phần bên phải ta đĩng tất cá các Khố, Khi đĩ mạch điện sẽ ở trạng thái đĩng, cịn
al b trone trường hợp trên mỗi đường cĩ ít nhất
một khố mở thì mạch sẽ ở 1: pg thar mo c >
Ap | YD) Ví dụ nếu trên đường øœ£¿ ta đĩng tất củ các
khố ø, e, đ mạch sẽ ở trạng thái đĩng Như
c d cae eet ar
vay déi vdi macli trén, biéu thic logic tuong
Trang 23a.b+u.e.d+c.e.b+c.d
Khi sử dụng lý thuyết chuyển mạch trong biểu diễn các biếu thức logic, các định lý của đại số chuyên mạch cĩ thể rút ra từ các tiên để nguyên lý đối ngần của lý thuyết mạch cĩ vai trị khá quan trọn
Nguyên lý đổi ngắu: nguyên lý đơi ngẫu dựa trên cơ sở xây dựng các biếu thúc đối npâu
- Doi ngau cla mot bicu thite dai so Bool A mét bicu thức
logic trong đĩ các biến œ của biểu thúc ban đầu duve thay
bằng a ‘7 thay bằng “2”, *) thấy bằng */}, phép tuyển
được thay bằng phép hội, phép hội được thay bảng phép tuyển Khi thành lập biểu thức đốt ngàu ta phải sử dụng các
đấu ngoặc để đảm báo trật tự tính tốn biểu thức
- Nguyên lý đối ngẫu: piá trị của một biếu thúc đại số lool
bang bù của giá trị bbiểu thức đối ngu tương ứng
Ta cĩ thê chứng mính nguyên lý đối ngẫu bằng phương pháp quy nạp tốn bọc và sư dụng các định tý de Morgan
§ 2.2 Cae ham logie va dang chun tac
] Cac ham logic va khéi n-chieu
Hàm lơpic biến được định nghĩa là ánh xạ Khơng pian 2-cbiểu B" vào li :
Trang 24Trong lĩnh vực thiết kế các mạch số khong nhất thiết phải dật giá trị Ĩ hoặc ý cho tất cả các định của Kuối - các vecto x Mot cách chính xác hơn,
ham logic ƒ dược định nghĩa la anh xa cua tap con A cua Khơng gian B” vào
I
fAcB OB B={0.1} (3.17)
Khi ta xét một tập con Ác: B và hàm ƒ cĩ miền xác định là Á.những điểm thuộc B" và khơng thuộc Á ( x€BPŠSA ) là định tạ khơng quan tâm tới và Ký hiệu là dint-d; các đỉnh thuộc Á và tương ứng với các giá trị Ư hoặc Í sẽ được gọi lần lượt là đứah-D và định: E, Với cách Ký luệu các định của hình
khối 2“ đỉnh như vậy một hàm lơgIc ƒ sẽ ánh xạ các điểm trong khong gaan
B’ vao tap hop /0, 14
fix) :B" > {0.1.d] (2.18)
Nếu một định của hình khốt ¿¡-chiều biểu diễn dudi dang biểu thức lơgïc, ta nhận được một biểu thức hội Ví dụ trong Khơng giản 3-chiều, đính 277sẽ tương ứng với biểu thức lơgIc x,X.X: Biểu thức lơgic cĩ thể nhận được từ các đỉnh của hình khối 2" chiều bằng cách ehi A,nếu giá trị của toa độ thứ ?
tương ứng là '/' hoặc x, nếu giá trỊ tọa độ thứ ¿ là *2), Biểu thức hội chi
nhân giá trị `?” tại một điểm x duy nhat Nhu vay toa do cua đính sẽ tường
ứng với một phần tử trong biểu thúc hội
Một cách tổng quát ta đưa vào khái niệm khơi cấp ø¡ như sau:
Một vectơ £ chiều : € = (6 ) Cc{Ð,I.XỊI, Ac được gọi là khĩi và một khới chứa 0 Ký tự Ý sẽ gọi là khĩi Cá? nh
Ví dụ: (OLL) !à khốt cấp Ơ: (01x}- khối cấp Ì:
Khái niệm #/Z7 là tổng quát hĩa của khái niệm định của khot a-chicu Khoi cdp m là Khối con mỉ chiêu cĩ chứa 2” dính, Ví dụ khối (02/x) chứa hat đình (070) và (0117) Nĩi một cách khác ký tự x cĩ thể nhận giá trị '2` hoặc **, Một khối cấp ø tương ứng với biểu thức hội chứa ø-: biển, Biểu thức hội này cĩ rể nhận được nếu ghi x, khi giá trị tượng ứng của tọa độ thứ {a *2* và x¿ khí giá trị tọa độ đĩ là */” trong đĩ vị trí của ký 1ụ ‹ Khơng được tính đến Nit cách khác ký tự v cĩ thể nhận giá trị `Ø°27) và Khối cấp 1 sẻ tương đương, vớt biểu thức lơgic gồm (2u) biến
Một khối cấp Ø sẽ tương ứng với định duy nhất của khối n-chicu, khoi cấp m sẽ biểu diễn 2” đỉnh, như vậy một khơi cấp ¿m sẽ bao phủ 2” khối bậc
Trang 25(0 Một cách tơng quát, với hai tập hợp các khối C¡ và C¿ nếu tập hợp đỉnh bao phủ mơi khối thuộc nhĩm ¡ là tập con của tập hợp đỉnh bạo phủ các p : 1 ty 2p khối cua Cy, khi dé ta néi rang C, bao phi C,
2 Các dạng chuẩn tác của hàm logic
Nếu hàm lơgic ƒ Khơng chứa đinn-d, khi đĩ để xác định hàm ta cần đưa ra tập hợp các dih-f va dinh-O Do khong chita cic dii-d nền tập hợp các dinh E2 /0)) và tập hợp các dinh-0 [V„(f)) bù nhau, Một đỉnh e (khối cấp ())
tương Ung với một biểu thức hội ?{¿j khi đĩ hầm /ÿx) sẽ được biếu điển thơng qua tập hợp các đn1h-Ƒ VU như sau:
f4) = ye Pc) (2.19)
ce bye ft
Pic} got la biêu thức hội cực tiểu hay ngắn gọn là tích cực tiểu
Như trên đã đẻ cập tới, một khối cấp m đại điện cho 2“ đỉnh, biếu thức liội cực tiêu sẽ tương ứng với số lượng cực tiểu các đính tham gia vào biểu thức hội và sẽ nhận giá trị 7 tại những đính này Biểu thức (2.19) là biểu thức tuyên của các biểu thức hội cực tiểu và được gọi là dạng chuẩn tắc tuyển của biểu thúc lơgíc
Tú xác định hàm bù lơgic ( gọi tắt là hàm bù )của miột hầm fla mot bam nhận giá trị *Ø” tại những đính mà / nhận giá trị '/? và nhận giá trí `7} tại những đính mà / nhận giá trị “0'; hàm này được ký hiệu bàng ff #(0=1®/4) (2.20) Ta cĩ thẻ nhận được hàm # nếu thay V,(P(c)) bang V,(P(c)) trong biểu thức (2.19) fine V 7) (2.21) crlu(/) Từ đĩ ta cĩ thể nhận được biểu thức của fir) bàng cách áp dụng cơng thức: ƒ=/ fi) = A SC) celug(/) (2.22)
Các biểu thức %(c) nhận được từ P(e) bằng thay +, thành x, ` x, thành +, va thay phép hội (A) thành phép tuyển (v) Ta nhận thấy S(c) sẽ tương ứng
Trang 26với (2" -1) đỉnh ngoại trừ đỉnh tương ứng vớt P(c) và dược gọi là biểu thức tuyển cực đại Cách biểu điển hàm lơgic / thơng qua phép hội của các biểu
thức tuyển cực đại gọi lì dạng chuân tắc hội
Tiếp theo để cĩ thể khảo sát một dạng chuẩn tắc nữa, chúng ta định nghĩa
hàm loại trừ lơgic XOR như sau: XƠR là phép tốn hái ngơi cho giá trị '/` nếu chỉ một trong hai tốn hạng nhận giá trị */ˆ và nhận giá trị '0° trong những trường hợp cịn lại
x@ƯYyE= XVAXY (2.23)
Trong biểu thức trên tạ thấy nếu x hoặc y luơn nhận siá trị l thì biểu thức sẽ »„ hoặc theo x cĩ nghĩa là @x= x Thêm nhận giá trị tương Ung theo 3
vào đĩ phép tốn XỎR ®, cũng giống như phép cộng thoa man tính chat giao hốn, kết hợp và phân phổi với phép nhân Lựa vào các tính chất trên ta cĩ thể đưa ra đạng chuẩn tắc theo phép tốn XOR như sau
Một hàm lơgic bất kỳ cĩ thể được biểu diễn theo hệ thức sau:
PIN Noe cre Kd BPE Nye ee Bp Os Migs ee MPM FFM Vy chỉ Ân ON pee
VIX ,
hy teh
Cứ tiếp tục như vay ta sé nhận được:
PN Noy A„) #0, 214A M [ƠN cà, DIN Sy Ml
ma" - (2.24)
Trang 27Các hệ SỐ dụ, đ, đụ: „ CỔ thể tìm được bằng cách tương ứng các biểu thức (2.25) và (2.26) Để biểu diễn các hệ số d¿, dụ, đ „ TA đưa vào khái niệm vị phân của hàm logic
Ta dinh nghia vi phan logic —~=/(.x; X„) ae của hàm ƒ(›4s›- 3„)
là biểu thức:
PUN Na X= FO a phd eh) Of Op 0x) 27
x ool
Do phép toin © biểu điền đồng thời phép lấy tổng và phép lấy hiệu nên biểu thức trên cịn gọt là sai phân logic Vi phan lơgic cĩ các tính chất của tốn tử tuyến tính Thêm vào đĩ kết quả của phép tốn lay vi phan theo biên x, của mội tích lơgIc sẽ bằng *0° nếu biến v, khơng tham gia vio tich va se
bằng chính tích logic loai trừ đi +, nếu +, tham g1a vào biéu thức ¬ , 8 Ví dụ: XXX = AY LY 7 BXX OX, =X ẨN ` ` - ay - - Ox xx, =9 eX,
Sử dụng khái niệm ví phân lơgìc, các hệ số ứ„„ „„ WOR đĩ ơ, e[1 m]
của biểu thức (2.26) sẽ được viết dưới đạng Go 8 lộ ¬—— UE đặn ax, ƠNG, ax H ¡=l m, œ, c|l m| (2.28) vo tải
Từ biểu thức này suy ra hệ số Oho ety by bằng tổng loại tt logic của các giá trị tại các đình bao phủ một khối m chiều Khối m-chiêu này chứa x tại các
Trang 28§ 2.3 Lối thiểu hố các biểu thức lịgic
Nội dụng của mục này bàn tới các phương pháp tối thiểu hố các biếu thức lơgic cơ bản khi thiết kế các mátch số Việc tối thiểu hố các biểu thức logic lam cdc bicu thức đĩ trở nên đơn giản hơn Điều đĩ làm glam kich thước và tăng hiệu năng rnạch ( trên phương điện thời gian trẻ và thời gian thực hiện ) được tổng hợp Ngồi ra đối với việc phát hiện lơi và thứ nghiệm thiết kế, những mạch càng đơn giản cho phép giảm thời gian tìm các bộ giá trị thứ nghiệm và giảm thời gian phát hiện lỗi Do đĩ bài tốn tối thiểu hod các biêu thức lơgic đĩng vai trị quan trọng trong quá trình tổng hợp và tối uit mach,
I Nguyên lý chung để tối thiểu hĩa các biểu thie logic
Cho ham logic ø biến ƒ (1, x;, , x„) biếu diễn đưới dang chuẩn tắc tuyển (tổng các tích lỏgic) Tối thiểu hố số lượng các tích ldgic cua ham f va sé lượng các biến iơgic trong từng tích lưgic dân tới việc làm giảm niá thành thể chế tạo mạch: số lượng các phần tử cơ sở, số lượng các đầu vào của mạch và các đầu vào của các phần tử mạch, diện tích của mạch giAm thời gian kiếm nghiệm mạch
Hàm / được biểu diễn bởi tập hợp các đửh-Ƒ V,() và tận hợp các d¿n-d
V0) Giữa các tích cực tiểu của hàm ƒ và các khối cĩ mối tưởng quan miột
Trang 29Các định được biểu diễn bằng khối (x10) chứa trong V,U) c¿ Vig) Mat khác các đỉnh được biểu diễn bằng khối (r1v) cũng chứa trong V,Ú) c2 Vi) và
khốt (vÍx) bao phủ bởi khối (x10) Do đĩ (x10) ) khơng phải là tích tối giản
Khối duy nhất bao phú (vlx) là (cay) nhưng tập hợp biểu diễn Khối (vvx) khơng nam trong ¥\() vu V,(f), do đĩ (rls) 1 là tích đơn giản của hàm £ ta
cũng cĩ (vvÍ) cũng là tích tối giản
Tá ký hiệu P là tập hợp tất cả các tích tối piản của hàm lừïc / khi đĩ tà sẽ cĩ định lý về bao phủ cực tiểu sau:
Dinh ly vé bao phủ cực tiểu:
Néu tap hop ¥(C) ctta ede dinh biéu diễn tập hợp các khối C được cho đưới dang:
moe Ure
khi đĩ tập hợp đây đủ các tích tối piản P sẽ nhận tr ọng số nhỏ nhất trong tất
ca các Khả năng cĩ thể cĩ của tập C thoa mãn hệ thức:
V0 C V(C)C VIØ) (2 VJØ)
Ham trọng số được giá thiết là đương và đơn điệu tăng với các biên độc
lập là số lượng các biến tham gia vào các tích lưgtc của từng khối và số
lượng tất cả các khối
Để chứng minh định lý này chúng tà dùng phương pháp phản chứng Giá sử tồn tại tập hợp các khối C* cĩ trọng số cực tiểu và Khơng thoả mãn yêu cầu định lý, khi đĩ trong các khối đĩ tồn tại ít nhất một khối khơng phải là tích tối giản Khối này được ký hiệu là c2 khí đĩ ta xét tap hyp:
Ch =(C'- fe} Vu fe"
trong đĩ c” là tích tối giản bao phú c Ta cĩ số lượng các khối trong tap hep C' và C” bằng nhau Vì c” là tích tối giản (c" # e2 và bao phú cˆ tiên trọng sở C” nhở hơn C? Điều đĩ là mâu thuẫn vì ta giá thiết C? cĩ trọng số nhỏ nhất
Quá trình tối thiếu hĩa các bàm lưpic dựa trên cơ sở định lý về bao phủ tối thiểu cĩ thể được chia làm hai giai đoạn sau:
a) Xác định tt cả các tích tối giản của hàm lưgic / ( tập hợp các tích tối giản ký hiệu là P )
Trang 302, Tìm các tích tơi giàn trên cơ sở biểu điện truce quan
Phương pháp bảng Karnauph
Các tích tơi giàn cĩ thể được tìm bằng những sơ đồ trực quan khi số biến của hàm / nhỏ Trong phần trên chúng ta đã chỉ ra rằng hàm lơgic / của ø biến độc lập cĩ thê được cho bằng cách sán các giá trí Ư.1 và ¿£ cho các đỉnh của khối ø chiều Ciữa các khối n chiều và các tích tốt giàn cĩ một mỗi Hẻn lệ đơn giản Theo định nghĩa tích tối pian cd thé biêu diễn bằng một khối Mật khác một khối cấp ? là khỏi con z#? chiều nằm trong khối z chiều và tích tối piản là khối lớn nhất wim trong tập hợp V/(Ø v2 VJớ) Khải niệm khối lớn nhất trong trường hợp này cĩ nghĩa là chứa tất cả các đính của khối và
khong ton tại các khối cĩ chiêu lớn hon nam trong V ff} Vif)
Thủ tuc tiva kiếm tất cả các tích tối giản của hàm logic f dua vao tinh chat nối trên đưa tới việc tìm tập hợp các khối cĩ cấp lớn nhất cĩ thể được với „ị < H bạo phủ tất cả các cũnh- Ù và đính-d của hàm £ Nếu nä s3 thuật lốn cĩ thể được thực hiện tường mịnh trên bản vẽ các khối; trong trường hợp > 2 việc ấp dụng phương pháp trực tiếp trở nên khĩ khăn
Phương pháp bang Karnaugh
Trang 31Ví dụ: hàm lơgïc được biểu điện qua tập hợp các đứnh-f
/ƒ/=YV,(3,4,5.7/.9 1L 12, EB p=
XS AA VAASASA, MAY, VAIXSXIX, VAIN:AẤ, MAIASASALMAIXSAGAL V AI: |A¡
= XISA MAIJASA, MAIA:A,
+ Để tối thiểu hĩa các hàm ở dạng chuẩn tắc tuyến ta dùng các dừuh-? và dunh-d,
+ Với các hầm chuẩn tắc hội 1a dùng các đùah-Ĩ và dùni-d,
4 Phương pháp tạo bảng theo các bước lập
Phương pháp Quinc - XIcCluskecy
Tìm kiếm các tích tốt gián theo bạng Karnaueh trở nên rất phúc trụ) và mất tính trực quan nếu số lượng các biển độc lập của hàm lơsic vượt quá năm u điểm của phương pháp bảng Karnauph là ở chỗ cho phép xác dịnh một cách trực quan tính liền kế của các ơ Một phương pháp kid quan trong trong các bài tốn tối thiểu hố các biểu thức lơgic là phương pháp Quine- McCluskey Phitong phap Quine - McCluskey cho phép xac định sự liện kẻ của các dinh bằng cách lập bảng
+ llàm lỏgie được cho bởi tập hợp các khối cấp 0 Các khơi này được
chữa theo nhĩm Số lượng đơn vị trong các khối liên Kẻ chênh lẹch nhau một Trong bang của các khối cấp Ư, ta sắp xếp các khối théo số lượng đơn vị và nhĩm các Khối cĩ cùng số lượng dơn v1 một cách tách hiệt,
Ví dụ: cho hàm ƒ biểu diễn bảng tập hợp các đuh-? và tập hợp các dđodi-d
ƒÍN,.X;.X X)= V,(02/7/8,9, 13)
Vd) =(3, 12, 10)
- Quá trình Kiếm 1ra tính tiền kẻ của các đỉnh được thực hiện với tất ca các 1ơ hợp các khối đối với hai nhĩm lân cận Nếu hai khỏi khác nhau bởi † và Ư chỉ ở một vị trí, vị trí đĩ được đất v và nhận được một
khơi cĩ bặc lớn hơn Khối này được đưa vào bảng mới và dánh dấu
`) vào vị trí của các khối ban đầu được bạo phủ bởi khối cĩ cấp lớn hơn Sau Khi thực hiện bước này đổi với tất ca các Khối 1a nhận được bảng, mới cĩ mội nhĩm ít hơn số với bảng bán đầu Nếu trong bảng
Trang 32mới này cĩ hai hoặc nhiều hơn các khối giống nhau thì chúng sẽ bị
loại bỏ
:_ Quá trình trên sẽ được lập lại với các khối cấp 1 cho tới khi chung la
nhận dược bảng đổi với các khơi cấp 2 Tiếp tục quá trình với các
ỊHỤ Sun kliiối cấp 2, cấp 3 v.v cho tớt khi
#6 lương ° KhoieapQ | Kiểm tra ta khơng cịn nhận được các bảng đơn vị
Gage TT vy chứa dấu kiếm ta ‘yr’
ee) — - = Trong các bảne nhận được từ "¬- LƠ Y, phương pháp lặp nĩi tren những or, at = — khởi khơng dược đánh dấu bơi ký
i00 7 v thiệu `?” là những tích tối giản của
H00 Py hàm logic ban dau Troug ví dụ ở
— 3 | out | y hình bên, những tích tơi gin là | _, HƠI 1v (0011), 0x11), (1040) (TàƯn), ~ Khi trong bicu diệu hàm cĩ : Khối cap 1 , QO | 00x0 oy những đ/-d, tất cả những dính đĩ
_ x00 v sẽ được sử dụng như những uh-ƒ
ot ¬ 100% : —- và nếu sau khi thực hiện con fai - " ¬
a
———~ —T Tao 7 một khối báo phú tất cả các đĩnh ‹Í
7 - Nolo TT] v thì khối đĩ cĩ thể loại bỏ _ te a Phương ` a S00 v 1ương phần Quine- 4 5 + + * —— ĐT — - McCluskey dua trén các phép lập ixGi v + + : oo V —— Nox” v do đĩ cho phép tà cĩ thể xây dựng
các chương trình trên miấy tính thực hiện lối thiểu hố các hầm Khai cap 2 0 SOKO lơptc đơi với những hàm cĩ số biến i _ LL 10x lớn
Thuh 2.7 Phường pháp Quine-RlcCluskey, Ngồi những phương pháp nu
trên cịn những phương pliáp tối thiểu hố các biểu thức lưpic đựa trên tích tổng quất phương pháp tối thiểu hoa he cac ham lơgic, các phương pháp heuristic Các phương pháp này cho phép giảm thời gian tối thiểu hố các hàm lơgie phức tạp với sự trợ ĐMIÚU của may tinh
4, Phương pháp tìm các tích tới giản thơng qua tích kết hợp
Trang 33tối giản yêu cầu phái biểu thẻn ham logic ban dau bang những khối cap 0 Khi số biến độc lập của hầm lơgic tầng lên, sẽ lượng các khối cấp 0 sé tang theo tý lệ hàm mũ do dĩ để tìm những tích tối giản theo các khối cĩ cap Guy trong kỹ thuật thường áp dung các phương pháp đại số Sau đây chúng tạ
nghiên cứu phương pháp tối thiểu hố dựa trên tính tốn các khốt Phương
pháp này là tổng quát hố phương pháp Quine- McCluskey
Định nghĩa tích kết hợp: Tích kết hợp ¢, cha hai khối e„ c; là khối cĩ cấp cực đại thoa mãn:
V(Cec,})ŒVCc,)€2 VCec; 3 VCe,)# VCG¡ } V(c,)# V(©c; )
Để cĩ thể nhận được tích kết hợp ta thực hiện các phép tính theo hình 2.8 đối với những hàng giá trị cùng lên của các khối Cúc kết quả sẽ được thể
liện như si:
- Nếu trong kết qua của các thao tác đĩ ký hiệu y xuất hiện trong hát hàng hoặc nhiều hơn thì Khơng tồn tại tích kết hợp Trone trường hợp
này hai đính bài Kỹ tương ứng
| Hàng R Hàng giá trí của ©¿ | nằm trong VLe, ) và VỊ c, )
| gia Ul | | khơng cĩ chung cạnh trong khỏi eu 2| — - chiêu, N 0) | X x yee a cn a ; - Nếu y khơng xuất hiện \ | can pe TY SỬ 2A os | — 4 | điều đĩ cĩ ughia là cĩ một Khĩi 0 Ộ ¥ () XI qaả begs — —— ——+— x che phú Khối kia và Khơng phải là ; 9 | x Hang te gy vo
| giá LrỊ TH bả tích tối giản Trong Trường hợp v mm nhở
| wae xuất luện đúng {ạt mội VỊ TL, nẻu
L | của €¿ ` BEE
thay y bot Ý tà nhận dược một
khốt thoa mãn các điều Kiện của định nghĩa tích kết hợp Do khối nhận được chứa y nên khối đĩ thố mãn điểu kiện: V(c.,) + VLG, )
Hình 2.8 Các phép tốn tìm tích kết hợp
V(,) # VCc; 3: ngồi ra đo kết qua của phép tốn giữa x và Ì cũng
như piữa À và 0 bằng 1 và 0 tuong ứng Khốt nhận được thoả mãn điều
kiện V(c,;}CCV(c¡)C2 V(c; ) Theo kết quả của các tháo tác, te nhận
được khối cĩ bậc cực đại
Việc tìm các tích tối giản trong tập hợp bãi kỳ các Khơi C cĩ the dicn tả theo sơ đồ sau?
- Loai bo khéi ¢, ra Khoi tap hop C neu V(c,) C VCC, chae
Trang 34- — Thực hiện tìm tích kết hợp đối với ©„ c; € và hợp vào C trong trường hợp cho phép
“Thủ tục này được thực hiện cho đến khi ta khơng thể thêm vào tap © cic
khối mới Do thủ tục này bao hầm cả thủ tục hợp các khối liền kẻ dã được mơ tả ở phần trên, kết quả ta nhận được các tích tốt giản
Tĩm lại trong chương hai, chúng ta đã nghiên cứu co sở lơgic để xây dựng các mạch sd Co so nay bao gồm đại số chuyển mạch - đạt số Bool,
biểu diễn các hàm lưgic bằng các dạng chuẩn tác và các phương pháp tối thiểu hố các biểu thức lơgic Những vấn đề này nằm trong nền tảng cơ bản của kỹ thuật thiết kế các mạch lơgic
Trang 35CHUONG II] CƠ SỞ CỦA THIẾT KẾ LƠGIC
Các mạch tích hợp xử lý các thơng tin được biểu diễn trong hệ nhị phân
Khi xây dựng muạch, các phép tốn thường dược biểu điển qua các ham lơgic, đo đĩ biểu diễn các hàm lơgic trong các mach tích hợp bảng những phương tiện đặc thù là cơ sở của thiết kế lơgic Thơng thường, các hàm lưgIc cĩ thể thực hiện đưới dạng các mạch tổ hợp, nhưng trong phần lớn các trường hợp các mạch cĩ độ tích hợp cao thực hiện những chức năng lập lại thẻo thời gian Để lưu trữ các kết quả trung gian của các phép tốn và thực hiện quá trình lập theo thời gian các chức năng tổ hợp được thực hiện trên những mạch thao tác tuần tự Cơ sở thiết kế các mạch tác động tuần tự dựa là mơ hình các ưtơmat hữu hạn Trons chương này chúng tạ sẽ pghiền cứu văn đề thiết kế các mạch tổ hợp và thiết kế các mạch tác động tuan tur
§3.1 Đặc điểm của qua trinh thiét ké mach may tinh
Trong chương này chúng ta ngiên cứu các phương pháp thiết kế các khối chúc nắng của các thiết bị tính tốn Các thiết bị tính tốn này thực hiện các vì thao tác đối với các tín hiệu tác động Các vì thao tắc tương ứng với thang trật tự thấp nhất tronp thang phân cấp các phương pháp biểu diễn các thiết bị tính tốn
Cấu trúc của các khối chúc nâng phức tạp hơn cấu trúc của các phần tử Jưgie 2o đĩ việc nghiên cứu các hoạt động của các Khối đĩ trên cơ sở mạch điện tử nĩi chung khong the thực hiện được Trong kỹ thuật thiết Kế, người ta nghiên cứu hoạt động của các khối chức năng một cách gần đúng mà khơng cần thiết phải tìm hiểu các sơ đồ mạch điện trong trường hợp khối là những cấu trúc lơgic Các cấu trúc lĩptc này được xây đưng từ những phần tử lơgic lý tưởng
L Đánh giá thời gian trẻ trong các niạch lơgic
Trong quá trình thiết kế các thiết bị tính tốn, nhà thiết kế khong chu quan tâm đến chức nâng thực hiện các phớp tốn lơgic của mạch mà cịn cần
Trang 36thiết tính dế ca thời giàn trẻ của tín biệu kh đi qua các phần tu logic va cdc đoạn mạch Thời gian trẻ này ảnh hướng lớn đến hoạt động của mạch trong, thực tế, l2o đĩ việc mơ tả và xử lý các giá trị thời gian trẻ trong các thiết bị tính tốn đĩng va] trị quan trong
Trong mơ hình đơn giản nhất và phố biến nhất của các phần tử lơgïc một thuộc tính của thời gu truyền tín hiệu qua mạch là thời gian trẻ thuần tuý ¿„ Trong trường hợp này thời gian trễ của mạch gồm các phần tử chúc năng mắc nối tiếp sẽ bằng tổng các thời giai trễ của các phần tử chức năng và thời gian trẻ của các phần từ tiến kết Thơng thường thời ptan trẻ trong các phần tử là những đại lượng ngàu nhiên, do đĩ việc tính đến các giá trị thời gian trẻ phải sử dụng các phương pháp thống kê
Thơng thường các nhà sản xuất đưa ra giá trị cực đạt của thờt slan trẻ Đơi khi để cúng cấp đầy đủ thơng tin hơn vẻ thời gian trẻ, người tú cĩ thể đưa rà giá trị cực đại và những giá trị tiêu biểu Một cách đây đủ hơn ta cĩ thẻ cũng cấp gid tri cực đại và cực tiểu của thời gian trẻ Trong những trường hop can do chủnh xác cao người ta cầu phái cung cấp những đặc tính thơng
kẻ của thời pian trễ như Kỳ vọng tốn học E, phương sai ؈ và mơ tá sự phụ
thuộc của thời gián trể vào những điều kiện trơi trường bên ngồi như nhiệt
độ, độ ấm, độ dẫn điện,
Nếu cli biết giá trị cực đại của thời gian trẻ, đối VỚI một mạch trayện tín biện bất kỳ, tá chỉ cĩ thể khẳng định được rằng tín hiệu khi đi qua mạch sẽ bị trẻ khơng lớn hơn tổng các piá trị cực đại của thời gian trẻ Từ đĩ một hệ quit quan trong nay sinh là chúng tạ khống cĩ khử nàng xo sánh thốt gian lan
ruven tn hie Nd các doan mạch khác nhàm, Trong mọi đoạn mạch slá trị
thời gian trẻ cĩ thể nhỏ tuỳ ý
Nếu chúng ta biết giá trị cực đại và cực tiểu củu thời giản trẻ, khí đĩ trong mọi đoạn mạch tạ cĩ thể xác định giá trị cực đại và cực tiểu của thời giai trẻ, Trong trường hợp này, tá cĩ thể số sánh được các thời giản trẻ nhưng Kết guả cĩ thể xác định hoặc khơng xác dịnh Điều đĩ phụ thuộc vào cúc tham số thời gian trẻ của các phần tử và số lượng các phần từ trong đoạn mach
Trang 37tướng thời gian trẻ cĩ thể cơi như gần bằng khơng Khi khơng thế đâm: báo được chế độ làm việc lý tưởng đo ảnh hưởng từ bên ngồi thời gian trẻ của tín hiệu sẽ tăng lên Trong trường hợp dơn giản nhất khi tín hiệu khơng bị phần tử làm méo thời gian trẻ lan truyền cĩ thể được coi là dé lech pha cua tín hiệu ra tương ứng với tín hiệu vào Nĩi chung phương pháp này chỉ tính đến những trường hợp cĩ khả năng xảy ra nhĩ nhất trong mạch Các diều
kiện ràng buộc cĩ thể được xác định như sau
Ta xét hai đường truyền tín hiệu, một đường chứa NỊ phản từ, dường thứ hai chứa N, phần tử Giá tết rằng NỊ > N Đốt với những mạch tộc dộ cao ta cần phải tính đến thời gian trẻ của cả những mạch liên kết Tổng thời gian trễ trong những rnạch liên kết được ký hiệu là tạ và sẽ được tính gộp với thời gian trẻ của phần tử
Thời gian trẻ tối thiểu trên đường tín hiệu chứa N nhĩm phần tử sẽ bàng
THỊ min” NI Cumin:
Thời gian tré ti da trén dudng tin higu chia Nc nhém phần tử sẽ bằng:
tsinas™ Ns Taian
Trong quá trình thiết kế ta cần thoả mãn điều kiện l >fs hay là:
Nii Ns > Laman ị tunin-
Như vậy, nếu hệ thức trên thoả mãn thì trong trường hợp xấu nhất tín hiệu truyền theo đường cĩ ít phần tử sẽ nhanh lớn theo đường chứa nhiều phần tử
Nếu tính đến những đặc tính thống kê của thời gian trễ chúng ta cĩ thể cĩ những đánh giá.chính xác hơn vẻ thời gian trể của tín hiệu khi đi qua các phần tử so với phương pháp đánh giá theo khả nâng xấu nhất
Giả thiết rằng các giá trị thời gian trẻ là các đại lượng ngẫu nhiên độc lập và cĩ phân bố xác suất gẩn với dạng phản bố Gauss Giả thiết này được dựa trên cơ sở các nphiên cứu đặc tính của các phần tử lưgIc
Với những điều kiện đĩ, thời gian trẻ trong một đoạn mạch gồm các phần tử mắc nối tiếp sẽ được coi là đại lượng ngẫu nhiên cĩ phân bố xác suất dạng Gauss với kỳ vọng tốn học E và phương sai ơ” là tổng của các kỳ vọng
tốn học E; và tổng cửa các phương sai œ ` của phân bế xác suất của các
phản tử thành phần Khi đĩ hiệu A của thời gián trẻ trên đồn mĩ cĩ nhiều phần tử với thời gian trẻ trên đoạn mạch 24 it phần từ hơn cảng là đại lượng ngấu nhiên cĩ nhân bố xác xuất đạng Gĩ + với kỳ vọng tốn học E bằng:
E(A) - LỘ) +
Trang 38trong đĩ E( tụ )và E( ty ) là kỳ vọng tốn học của thời giản trẻ trên đoạn mach L và S: và phương sai
DA) = Dit.) ~ Dits)
trong dé Dit.) va DAs) là phương sai của thời pian trẻ trên đoạn mạch L và S
Để tránh xuug đột tì tín hiệu trên đường cĩ nhiều phần tử phải đến
chậm hơn tín hiệu trên đường cĩ it phần tử hơn một khoảng thet cian lon hơn hoặc bằng f2, Xác suất để điều kiện này bị phá vỡ cĩ thể được xác định như sau: ta xác định đại lượng: He ECA) th đ(A) trong đĩ ơ(A) = ý D()
Xúc suất điều kiện tránh xung đột bị phá vỡ là xác suất của trường hợp đại lượng ( Á - t„ ) lệch khỏi E(A) một đoạn bằng ø độ lệch quy chuẩn Với giá trị > 3, xác suất này được tính gần dúng theo cơng thúc:
Px exp|- Hi 2Ì m|2zr
Khi xác định giá trị thời gian trễ, tạ cần phải tính đến ảnh hưởng của nhiệt độ, của tải, lên hoạt động của phần tử
Các tính tốn nêu trên trong trường hợp thời gian trẻ là dại lượng ngầu
nhiên dược sử dụng cho trường hợp mạch được xây dựng từ những phần tử riêng biệt, Khi mạch được tạo một cách đồng nhất trên một tỉnh thể, sự tản mạn tương đốt của thời gian trẻ giảm đi đo sự tương quan giữa các phản tử mach, thời gian trẻ trở nên gắn như tất định
2 Các mạch tổ hợp và các mạch tiản tự
Sự phân chia các mạch số thành các mạch tố hợp và các mạch tuần tự xuất phát từ các điểmkhác biệt cơ bản giữa các đặc tính của chúng
Các biến đầu ra của các mạch tổ hợp chỉ phụ thuộc vào các tác động vào
mạch tại thời điểm hiện tại
Trang 39tuần tự được lưu trữ vào các phần tứ nhớ trong thành phần của i19: Trang thái cửa mạch tại một thời điểm là hầm số của các trang tr của nach va các giá trị đầu vào tại các thời điểm trước đĩ Như vậy mạch thản tự biển đổi một chuối các giá trị của các tín hiệu vào thành chuối các giá trị của tín hiệu ra, Các mạch tuản tự được cấu tạo bởi hai phần: các bộ phản nhỏ d¿ lưu trữ các trạng thải của mạch: và mạch tơ hợp dùng dể điều khiển các phải tử nhớ và hình thành các giá tr tín hiệu ra
Trong kỹ thuật tính tốn các mạch tổ hợp là các mạch mã hố, eas iad, bộ số sánh tín hiệu bộ cộng Các mạch tuần tự là các trigo, cae mach nha, thanh ghi bo dem Céc phuong phap tong hop va phan tich cac mach to
liợp đơn gian hơn số với mạch tuần tu
Trong quá trình thiết kế, các mạch số thường được biếu điện bảng nhiều
phương pháp, ví dự như bane cdc bang, ma tran d6 thi hae bằng các GI1ĨIEH,
Sin hieu vio Tin hieu va Tuy thuộc vào Kích thước và độ
———* Machiổ †————— phite tap cua mach ma chung ta
hợp lựa chọn phương pháp thích
n Tà hợp Một cách tổng quái, cả
Vịng phan hỏi | mach io hop fin mach tua tự Mach cĩ thê được biếu điền bằng các
nhớ ðtoirat Các ðtơnnd cĩ thể được
biếu điển bing so dé ket hop
Ilnh 3.1 Biểu diễn mạch số bảng ơtơipal, giữa mạch nhớ và mạch tố lợp
Mạch nhớ dùng để lưu trữ trang thai con mach tổ hợp dùng để tính các trạng
thái mới và các tín hiệu ra mới dựa vào tín hiệu đầu
vào, các trạng thái cũ Ví dụ, một mạch tổ hợp bất Kỳ cĩ thể được biểu dién bang mot otomat cd lai trang thai ‘TV? va ‘O°; tin hiéu dau ra due xdec dinh theo trang thái của ơtơmai: hàm chuyển trạng thái vào
trang thai ‘1? chin là hàm logic biểu điển chức năng Hình 3.2 5ơ đồ ðtoual mạch: từ trạng thái 'I lệ thống chuyển vẻ trạng thái
biểu diện mạch lơ hợp: *0* bằng tín hiệu xác định bang ham dao cua ham
Trang 40§3.2 Các phan tur logic co ban
Trong quá trình thiết kế các mạch tích hợp cĩ một số phần tu logic ca bản được sử dụng phố biến Việc thực hiện các phần từ lơgic này phụ thuộc vào cơng nghệ sản xuất lính kiện điện tử như cơng nghệ transistor CMOS, cơng nghệ transistor trường, TL, TTLS v.v Các phan tr logic co ban gồm phần tử AND, OR, NOT XOR, NOR, NAND, ngoai ra trong nhiéu trường hop phan tr déng ngat cimg duge coi là phần tử cơ ban Trén hinh 3.1 đưa ra ký hiệu các phần tử cơ bản với lai đầu vào ằ | Z-NEY Fo Aa y Nand x z- Xx inh 3.3 Cae phan iv ` $3 légic cơ bản TT Œr>(SiE S3] - G
x yi cde dau tin higu vào, 2: daw tin higu ra, G: đường tín hiệu điều khiển, 8 Š:: cde tin hiệu
Trên quan điểm về khả năng xây dựng các hàm lơgic bất kỳ, mội số phần tử cơ bản hợp thành hệ đẩy đủ Điều đĩ cĩ nghĩa là với các hàm cơ bản tham
Hình 3.4 Xây dựng phan nt OR bang cde phan tu NOT va AND