Tài liệu Kỹ thuật số - Chương 4 Mạch tổ hợp (Combinational Circuits) potx

 Đây là bài toán ngược với bài toán phân tích, từ mục đích yêu cầu và các biến vào xác định của bài toán, xây dựng một mạch thỏa mãn các yêu cầu đó.bản hoặc dựa vào các mạch tổ hợp đã c

Kỹ Thuật Số

Chương 4 Mạch tổ hợp (Combinational Circuits)

4.1 Giới thiệu

(combinational circuit) và mạch tuần tự (sequential circuit)

logic của các ngõ vào tại thời điểm đĩ Mạch tổ hợp khơng cĩ

thuộc tính nhớ Trong mạch tổ hợp khơng cĩ bất kỳ vịng hồi tiếp nào

Mạch tổ hợp

Ví dụ minh họa:

logic ngõ ra theo các tín hiệu vào đó Hàm logic ngõ ra có thể được biểu diễn bởi bảng sự thật hoặc các biểu thức logic

Đặt vấn đề:

4.2 Phân tích mạch tổ hợp

giá trị của hàm

Ví dụ minh họa:

Ví dụ minh họa:

 Đây là bài toán ngược với bài toán phân tích, từ mục đích yêu cầu và các biến vào xác định của bài toán, xây dựng một mạch thỏa mãn các yêu cầu đó.

bản hoặc dựa vào các mạch tổ hợp đã có

Đặt vấn đề:

ngõ ra theo yêu cầu của bài toán

Phương pháp thiết kế mạch tổ hợp:

 Cấu trúc AND-OR: sử dụng khi hàm được biểu diễn dưới dạng

 Cấu trúc NAND-NAND: sử dụng khi hàm được biểu diễn dưới

dạng tổng các tích , áp dụng DeMorgan cho cả hàm và không biến đổi

dạng tích các tổng và áp dụng DeMorgan cho cả hàm không biến đổi

Ví dụ: F = (A+B).(B+C).(C+A)= {(A+B).(B+C).(C+A)}’’

= {(A+B)’+(B+C)’+(C+A)’}’

Thực hiện hàm logic bằng các mạch logic cơ bản:

gợi lên chức năng của từng tín hiệu

Tên tín hiệu:

hiện đúng hoạt động của tên tín hiệu

hiện đúng hoạt động của tên tín hiệu

Tích cực: (Active)

 Khái niệm:

đổi các ngõ vào được mã hóa thành các ngõ ra được mã hóa, với

mã ngõ vào và mã ngõ ra là khác nhau Từ mã ngõ vào thường có

số bit ít hơn từ mã ngõ ra

cực bởi duy nhất một tổ hợp có thể có của tín hiệu vào

Mạch giải mã (Decoder):

I1 In-1

O0 O1

Om-1

E1 E2 Er

Mạch giải mã nhị phân:

còn gọi là mạch giải mã nhị phân (Binary Decoder)

phép Khi tất cả các ngõ vào cho phép đồng thời tích cực thì mạch

ra là tích cực Ngõ ra tích cực là ngõ ra có chỉ số được xác định bởi

tổ hợp nhị phân của các ngõ vào

A B Y

A B Y

A B Y

Y1 A

Y0 Y1 Y2 Y3

A B G

Y0 Y1 Y2 Y3

Mạch giải mã nhị phân:

B

G

Y0 Y1 Y2 Y3 74LS139

2

3

1

4 5 6 7

A

B

G

Y0 Y1 Y2 Y3

74LS138

1 2 3

15 14 13 12 11 10 9 7

6 4 5

A B C

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

G1 G2A G2B

74LS154

1 2 3 4 5 6 7 8 9 10 11 13 14 15 16 17

23 22 21 20

18 19

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15

A B C D G1 G2

4.4 Các mạch tổ hợp thông dụng

sử dụng một vài bit có trong số lớn nhất để điều khiển đầu vào cho phép Một mạch giải mã n bit được xây dựng từ 2 mạch giải mã

Số bit cao nhất được sử dụng để điều khiển các chân cho phép

4 5 6 7

A B G

Y0 Y1 Y2 Y3

U2A 7404

O1 O0

O7 O4

74LS139

U1B 14 13 15

12 11 10 9

A B G

Y0 Y1 Y2 Y3

B C

A

O5

O3 O2 O6

minterm n biến Nếu ngõ ra tích cực mức thấp thì mỗi ngõ ra là

logic có thể được dùng để thực hiện một hoặc nhiều hàm Boole n biến

Mạch giải mã nhị phân:

4.4 Các mạch tổ hợp thông dụng

Ví dụ: Dùng 74LS138 và các cổng logic thực hiện các hàm sau:

F1(x,y,z) = (0, 1, 3)F2(x,y,z) = (0, 4, 5)F3(x,y,z) = (1, 2, 4, 5, 6)

5 6R1

z x

74LS138

U1 1 2 3

15 14 13 12 11 10 9 7

6 4 5

A B C

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

G1 G2A G2B

U2A

74LS10

1 2

13 12

y

ra được tích cực (mức thấp) Nếu tín hiệu vào không thuộc mã

BCD thì không ngõ ra nào được tích cực

ở trạng thái thấp và kéo điện áp lên đến 30V ở trạng thái cao Có thể dùng để lái trực tiếp đèn, relay…

Mạch giải mã/lái BCD-sang-Decimal:

7442

1 2 3 4 5 6 7 9 10 11

15 14 13 12

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

A B C D

7445

1 2 3 4 5 6 7 9 10 11

15 14 13 12

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9

A B C D

mức cao và cực thu hở IC họ CMOS tương đương là 4511.

Mạch giải mã/lái BCD-sang-Led 7 đoạn:

D0 D1 D2 D3

BI/RBO

RBI LT

A B C D E F G

7448

7 1 2 6

4

13 12 11 10 9 15 14

3 5

D0 D1 D2 D3

BI/RBO

A B C D E F G

LT RBI

4511

7 1 2 6

3

4 5

13 12 11 10 9 15 14 16

A B C D

LT

BI LE

a b c d e f g VDD

Mạch mã hóa là mạch hoạt động ngược lại với mạch giải mã Mạch

một ngõ vào tích cực Chỉ số của ngõ vào tích cực sẽ tạo tổ hợp nhị phân ở ngõ ra

Mạch mã hóa (Encoder):

I0 I1 Im-1

O0 O1

On-1

EN1 EN2 ENr

I0 I1 I2 I3

1 0 1 2 3 0 1 2 3

0 I I I I I I I I I I

3 2 0 1 2 3 0 1 2 3

1 I I I I I I I I I I

I0 I1 I2 I3

4.4 Các mạch tổ hợp thông dụng

hay nhiều ngõ vào tích cực đồng thời thì ngõ vào nào ưu tiên cao nhất sẽ tác động đến ngõ ra

thứ tự ưu tiên giảm dần từ đến

I0 I1 I2 I3

9 7 6 14 15

D0 D1 D2 D3 D4 D5 D6 D7 EI

Q0 Q1 Q2 GS EO

11 12 13 1 2 3 4 5 10

Q0 Q1 Q2 Q3

D1 D2 D3 D4 D5 D6 D7 D8 D9

điều khiển /chọn Tại 1 thời điểm, chỉ có 1 ngõ vào được kết nối với ngõ ra, đó là ngõ vào có chỉ số được xác định bởi tổ hợp nhị phân của m bit điều khiển/chọn

Mạch dồn kênh (Multiplexer-MUX)

O

I0 I1

In-1 EN SI

A B

D A B 1

AD B 0

D A B

0

i i i

n

D m Y

74x157/74x257: Gồm 4 MUX 2→1, ngõ ra tích cực mức cao 74x257 có các ngõ ra ba trạng thái

Mạch dồn kênh (Multiplexer-MUX)

74LS157

1 15

4 7 9 12

2 5 11 14

3 6 10 13

A/B G

1Y 2Y 3Y 4Y

1A 2A 3A 4A

1B 2B 3B 4B

4.4 Các mạch tổ hợp thông dụng

74x158/74x258:Gồm 4 MUX 2→1, ngõ ra tích cực mức thấp 74x258 có các ngõ ra ba trạng thái

Mạch dồn kênh (Multiplexer-MUX)

74LS158

4 7 9 12

2 5 11 14

1 15

3 6 10 13

1Y 2Y 3Y 4Y

1A 2A 3A 4A

A/B G

1B 2B 3B 4B

10 11 12 13

14 2

7 9

1 15

1C0 1C1 1C2 1C3

2C0 2C1 2C2 2C3

A B

1Y 2Y

1G 2G

11 10 9 7

6

5 D0

D1 D2 D3 D4 D5 D6 D7

A B C G

Y Y

cao để điều khiển cho phép các IC lần lượt hoạt động

Mạch dồn kênh (Multiplexer-MUX)

4.4 Các mạch tổ hợp thông dụng

thể được dùng để tạo một hàm Boole n biến hoặc (n+1) biến bất kỳ

Ví dụ : Dùng 74LS151 thực hiện hàm

Ví dụ : Dùng 1 MUX 4→1 trong 74LS153 thực hiện hàm

Mạch dồn kênh (Multiplexer-MUX)



 (0,1,4,7))

,,(x y z f



 (0,1,5,6))

,,(x y z f

điều khiển/chọn Tại một thời điểm, ngõ vào được kết nối đến một ngõ ra, đó là ngõ ra có chỉ số được xác định bởi tổ hợp nhị phân của

m bit điều khiển/chọn Mạch phân kênh hoạt động ngược với mạch dồn kênh

EN SI

A B

Y 0

AD B

Y 1

D A B

Y 2

BAD

Y 3

2 15

14

A

B 1Y01Y1

1Y2 1Y3 2Y0 2Y1 2Y2 2Y3

1C

1G 2C

2G

74LS154

1 2 3 4 5 6 7 8 9 10 11 13 14 15 16 17

23 22 21 20

18 19

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15

A B C D G1 G2

4.4 Các mạch tổ hợp thông dụng

độ lớn hai giá trị ở đầu vào và đầu ra báo cho biết hai giá trị đó bằng nhau hay giá trị nào lớn hơn

Mạch so sánh:

B (n bit)

A<B A=B A>B C1

A (n bit) Cm

AB B

A B

A

B A B

A

B A B

) (

) (

B A ) B A ( B) (A

B)

B A

B) (A

B A B) (A

B A B) (A

B)

sánh số nhị phân 2 bit có điều khiển

A<BI A=BI A>BI A

(A>B)i

A1 B1

(A<B)i

B

A<BO A=BO A>BO

A<BI A=BI A>BI

B

A<BO A=BO A>BO

A<BI A=BI A>BI A

(A>B)o B3

(A<B)o

B2

A3

B0 A2

(A=B)o

9 11 14 1

7 6 5

2 3 4

A0 A1 A2 A3

B0 B1 B2 B3

A<BO A=BO A>BO

A<BI A=BI A>BI

74LS682

2 4 6 8 11 13 15 17

3 5 7 9 12 14 16 18

19 1

A0 A1 A2 A3 A4 A5 A6 A7

B0 B1 B2 B3 B4 B5 B6 B7

A=B A>B

khi truyền thông tin số

tra Nếu tổng số bit 1 là chẵn (đối với phương pháp parity chẵn) hoặc nếu tổng số bit 1 là lẻ (đối với phương pháp parity lẻ) thì việc truyền thông tin đã chính xác Ngược lại, việc truyền thông tin đã bị lỗi

Mạch tạo và kiểm tra chẵn lẻ:

A ODD

C B

A EVEN

Có thể dùng mạch tạo parity chẵn/lẻ 3 bit để làm mạch kiểm tra

parity chẵn/lẻ 3 bit bằng cách đưa 3 bit cần kiểm tra vào mạch parityTrường hợp phía phát dùng phương pháp parity chẵn:

Trường hợp phía phát dùng phương pháp parity lẻ:

Mạch tạo và kiểm tra chẵn lẻ:

4.4 Các mạch tổ hợp thông dụng

74x240: Mạch tạo parity chẵn/lẻ 9 bit

Mạch tạo và kiểm tra chẵn lẻ:

74LS280

8 9 10 11 12 13 1 2 4

5 6

D0 D1 D2 D3 D4 D5 D6 D7 D8

EVEN ODD

4.5 Mạch số học

phân 1 bit A và B, tạo ra một bit tổng S và một bit nhớ C

Hàm ngõ ra:

Mạch cộng hai số nhị phân 1 bit

B.A

C

BA

B.AB

.A

4.5 Mạch số học

Hàm ngõ ra:

Mạch cộng hai số nhị phân 1 bit

B A B

C A

C C

B A

C B

A C B A C B A C B

A C

S

in in

out

in in

in in

4.5 Mạch số học

một bit nhớ ngõ vào, tạo ra tổng là một số nhị phân n bit và một bit nhớ ngõ ra

mắc nối tiếp, bit nhớ ra từ một FA được nối đến bit nhớ vào của FA

có trọng số lớn hơn

Mạch cộng hai số nhị phân 1 bit

13

1

A1 A2 A

AC

BC CE

SUM SUM CQ

B1 B2

B

7482 5

2 14

3 13

1 12 10

CYE

A1 A2

B1 B2

SUM1 SUM2 CQ

74LS83

10 8 3 1 11 7 4 16 13

9 6 2 15 14

A1 A2 A3 A4 B1 B2 B3 B4 CYI

S1 S2 S3 S4 CYO