Mô hình tính toán và Kiến trúc mảng tái cấu hình cấu trúc thô cho các ứng dụng điều khiển hiệu năng cao

Bài viết đề xuất mô hình tính toán và kiến trúc một mảng tái cấu hình cấu trúc thô CGRA (Coarse-Grained Reconfigurable Architecture) cho các ứng dụng điều khiển đòi hỏi hiệu năng tính toán cao. Đây là một mô hình tính toán mới nhằm giải quyết các vấn đề liên quan tới thông lượng tính toán lớn trong khi vẫn phải cân bằng các yếu tố: độ phức tạp, tính mềm dẻo và hiệu năng hoạt động của hệ thống. Mảng CGRA được đề xuất trong bài báo có thể được tích hợp như một phần tử tính toán trong các hệ thống SoC (System-onchip) có khả năng cấu hình động ứng dụng trong kỹ thuật điều khiển. Mời các bạn cùng tham khảo!

HộiHội Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) Thảo Quốc Gia 2015 Điện Tử, Truyền Thông Công Nghệ Thông Tin (ECIT 2015) Mơ hình tính tốn Kiến trúc mảng tái cấu hình cấu trúc thơ cho ứng dụng điều khiển hiệu cao Nguyễn Đức Nam, Trần Quang Vinh, Nguyễn Kiêm Hùng Khoa Điện tử - Viễn thông, Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội Email: kiemhung@vnu.edu.vn Abstract— Trong báo này, chúng tơi đề xuất mơ hình tính tốn kiến trúc mảng tái cấu hình cấu trúc thơ CGRA (Coarse-Grained Reconfigurable Architecture) cho ứng dụng điều khiển đòi hỏi hiệu tính tốn cao Đây mơ hình tính tốn nhằm giải vấn đề liên quan tới thơng lượng tính tốn lớn phải cân yếu tố: độ phức tạp, tính mềm dẻo hiệu hoạt động hệ thống Mảng CGRA đề xuất báo tích hợp phần tử tính tốn hệ thống SoC (System-onchip) có khả cấu hình động ứng dụng kỹ thuật điều khiển Kiến trúc đề xuất mơ hình hóa ngơn ngữ VHDL nhằm mục đích mơ kiểm thử FPGA Một số ứng dụng ánh xạ chạy kiến trúc CGRA nhằm kiểm chứng khả ứng dụng linh hoạt kiến trúc đề xuất cho dải ứng dụng điều kiển khác nghiêm trọng loại cấu trúc công suất tiêu thụ, trễ lan truyền tín hiệu diện tích thực thi lớn [1] - Kiến trúc thơ tập trung vào khả xử lý liệu thiết lập cấu hình theo nhóm bit với khối chức phức tạp (ví dụ ALU (Arithmetic-logic Unit), nhân, …) Các cấu trúc thường thiết kế nhắm tới dải ứng dụng xác định thay ứng dụng cấu trúc tinh Các cấu trúc thơ đạt dung hịa tiêu tính mềm dẻo, hiệu công suất tiêu thụ Hiện giới có nhiều nghiên cứu khác kiến trúc mảng tái cấu hình cấu trúc thơ CGRA (Coarse-Grained Reconfigurable Architecture) Mỗi nghiên Keywords- kỹ thuật tái cấu hình, tính tốn song song, vi mạch lập trình, kiến trúc mảng tái cấu hình cấu trúc thơ, CGRA I cứu đưa kiến trúc đặc trưng riêng với ưu nhược điểm khác nhau, hướng tới số ứng dụng cụ thể Hai mô GIỚI THIỆU Tư sử dụng cấu trúc mảng gồm nhiều phần tử xử lý hình nhóm tác giả tham khảo REMUS[2][3] ADRES[4] tính tốn song song tiếp cận từ nhiều năm Trong mảng tính tốn vậy, phần tử xử lý có cấu trúc tính đa dạng phong phú Ở hệ thống lớn, phần tử vi mạch DSP (Digital Signal Processor), xử lý, hay chí hệ máy tính Ở mức vi mạch, phần tử mảng khối xử lý có cấu trúc mức thấp (ví dụ: lõi CPU (Central Processing Unit) GPU (Graphics Processor Unit), tế bào logic FPGA (Field Programable Gate Array), hay tế bào thô trong PSoC (Programable System-onChip, …) Ở mức thứ hai, cấu trúc phần tử xử lý tiếp tục phân chia thành loại cấu trúc tinh (finegrained fabrics) loại cấu trúc thô (coarse-grained fabrics) Mỗi loại cấu trúc có đặc trưng riêng như: - Cấu trúc tinh tập trung vào khả xử lý liệu thiết lập cấu hình mức bit (ví dụ LUT (Look-up Hình 1: Kiến trúc ADRES ADRES (Architecture for Dynamically Reconfigurable Embedded System) kiến trúc hướng tới ứng dụng nhúng với hệ thống tích hợp chip đơn SoC (Sytem-on-Chip) Bộ vi xử lý VLIW (Very Large Instruction Table), cổng logic, …) Loại cấu trúc có ưu điểm tính mềm dẻo cao, cho phép thực thi loại mạch số Tuy nhiên nhược điểm ISBN: 978-604-67-0635-9 431 431 Hội Thảo Quốc 2015 ĐiệnTử, Tử,Truyền TruyềnThông Thông Thông Tin Tin (ECIT 2015) Hội Thảo Quốc GiaGia 2015 vềvềĐiện vàCông CôngNghệ Nghệ Thơng (ECIT 2015) Word) thành phần hệ thống, mảng tái cấu hình đóng vai trị phần vi xử lý, giúp gia tốc tính tốn Hình minh họa kiến trúc ADRES gồm mảng Phần lại báo tổ chức sau: phần II miêu tả cách tiếp cận xây dựng mơ hình CGRA; phần III trình bày kiến trúc CGRA thử nghiệm; phần IV khối chức FU (Functional Unit) kết hợp với tệp ghi kết nối với thông qua hệ kết nối định tuyến (được tạo dây nối, ghép kênh, bus liệu) Việc kết hợp CGRA trực tiếp với vi xử lý làm tăng khả làm việc hệ thống lại buộc cấu trúc CGRA phải tương kết kiểm thử phần mềm mô vi mạch FPGA Cuối cùng, đưa số kết luận phần V II XÂY DỰNG MƠ HÌNH Trong kỹ thuật điều khiển, phép tốn vector với vịng thích với kiến trúc vi xử lý cố định, không linh hoạt so với cách thực dạng IP core cách thực kiến trúc REMUS trình bày lặp khơng có rẽ nhánh thực phổ biến (ví dụ: phép nhân ma trận, phép nhân chập, tính trung bình, …) Những phép tốn thường chiếm phần lớn tài ngun tính tốn hệ thống Do đặc trưng vi xử lý truyền thống, phép toán mà ALU hỗ trợ thường hỗ trợ phép toán với hai số hạng, nên cách thực đơn giản sử dụng vòng lặp FOR lồng vào Khi để hồn thành phép toán vector thường phải nhiều xung nhịp hệ thống Xét số đoạn giả mã C thực phép toán đơn giản sau: (1) Phép nhân vô hướng For (i=0; i++; i