Bài giảng Kỹ thuật máy tính

Ngày tải lên: 16/07/2014, 18:39

... Chương 2: Lịch sử máy tính Chương 3: Đường truyền hệ thống Chương 4: Bộ nhớ máy tính Chương 5: Bộ nhớ máy tính TỔ CHỨC & KIẾN TRÚC MÁY TÍNH Kiến trúc máy tính đề cập đến thuộc tính hệ thống mà ... Chương 3: Đường truyền hệ thống Các thành phần máy tính Chức máy tính Các cấu trúc liên kết bên máy tính Liên kết đường truyền Tất thiết kế máy tính dựa khái niệm...

Ngày tải lên: 12/08/2015, 09:29

Ngày tải lên: 12/09/2012, 16:16

... hơn, phúc tạp • IA- 32 386 486 Pentium Pentium-II, III, IV Xeon • IA-64 Pentium D (Netburst) Dual Core (Core) Core Duo Core Quad 1-1 1 Nguyen Van Tho – Duy Tan University Circuits - Mạch điện Bước ... CHƯƠNG TRÌNH (PROGRAM LEVEL) • Hầu hết máy tính chạy chương trình quản lý gọi Hệ điều hành- operating system (OS) • Chương trình ứng dụng giao tiếp với kiến trúc máy tính thông qu...

Ngày tải lên: 23/04/2014, 17:31

... sub esc fs gs rs us 20 sp 30 21 ! 31 22 " 32 23 # 33 24 $ 34 25 % 35 26 & 36 27 ' 37 28 ( 38 29 ) 39 2a * 3a 2b + 3b 2c , 3c 2d - 3d 2e 3e 2f / 3f : ; < = > ? 40 41 42 43 44 45 46 47 48 49 4a 4b ... –2n-1 • Phạm vi biểu diễn số n-bit : -2 n-1 tới 2n-1 – • The most negative number (-2 n-1) has no positive counterpart - 23 22 21 20 - 23 22 21 20 0 0 0 -8 0 1 0...

Ngày tải lên: 23/04/2014, 17:31

... đầu Giải mã 2 -4 , 3-8 , 4- 16 … 2-2 2 Nguyen Van Tho – Duy Tan University DECODER - BỘ GIẢI MÃ Bộ giải mã (2 -4 Decoder) O1 O2 O3 O4 A DECODE B VÀO RA A B O1 O2 O3 O4 0 1 1 0 0 0 0 0 0 2-2 3 Nguyen ... 0 0 0 0 2-2 3 Nguyen Van Tho – Duy Tan University DECODER - BỘ GIẢI MÃ 2 -4 Decoder 2- 24 Nguyen Van Tho – Duy Tan University MULTIPLEXER - BỘ DỒN KÊNH • Ghép n...

Ngày tải lên: 23/04/2014, 17:31

... CHƯƠNG 3: KỸ THUẬT PIPELINING 3. 1 Kỹ thuật Pipelining 3. 2 Điềề khiển Pipelining u CHƯƠNG 3: KỸ THUẬT PIPELINING 3. 1 Kỹ thuật Pipelining 3. 1.1 Tuầề tự Von Neumann Pipeline n * Cấu trúc tuần ... (stall) khâu Kỹ thuật pipeline đưa để tận dụng stall này, từ tăng tốc độ cho vi xử lý CHƯƠNG 3: KỸ THUẬT PIPELINING 3. 1 Kỹ thuật Pipelining 3. 1.1 Tuầề tự V...

Ngày tải lên: 17/10/2014, 07:13

... 1 1 ©2 012 , CE Department 40 dce 2 012 Ví d • Thi t k m ch t h p v i input x1, x0, y1, y0 z = x1x0 = y1y0 0000, 010 1, 10 10, 11 11 ©2 012 , CE Department 41 dce 2 012 M ch t o bit Parity D3D2D1D0 = 10 10 ... vòng ©2 012 , CE Department 33 dce 2 012 Ví d ©2 012 , CE Department 34 dce 2 012 Ví d ©2 012 , CE Department 35 dce 2 012 Ví d ©2 012 , CE Department 36 dce 2 012 Ví d X = A...

Ngày tải lên: 22/10/2014, 18:18

... AEN = (Addr Enable) P&I Ch3: Methodes 38 19 3. 3 direct memory access - dma 3. 3 .3 PCs DMA: Case study S khi: IOR P&I Ch3: Methodes 39 3. 3 Direct Memory Access DMA 3. 3 .3 PCs dma: Case study: ... Ch3: Methodes 37 3. 3 direct memory access - dma 3. 3 .3 PCs dma: DMAC#1: bit Channels, 64KB max, 0h-0fh addr Ch0 - DRAM Refresh, Spare Ch1 - SDLC, LPTs EPP/ECP/IEEE128...

Ngày tải lên: 24/10/2014, 12:23

... hiệu ISA bus • BT: vẽ chu kỳ bus ISA; – – – – P&I IORead bus cycle IOWrite bus cycle IOR-MEMW DMA bus cycle MEMR-IOW DMA bus cycle Ch4 - Bus 4. 2 Universal serial bus - USB: P&I Ch4 - Bus 4. 2 Universal ... Card,cable,connector(Hình 4- 1 6/17/18) 21 H×nh 4. 16 Mét sè PC's GPIB interface cards P&I Ch4 - Bus 43 H×nh 4. 17 GPIB connector & signals P&I...

Ngày tải lên: 24/10/2014, 12:23

... Ch5-Digi In/Out 53 P&I Ch5-Digi In/Out F 5. x LED module 32x16x4 color, CED- 05 54 27 P&I Ch5-Digi In/Out 55 F5.x Electronics Graphics LED Board P&I Ch5-Digi In/Out 192x128x 65, 536Color x 50 Hz 56 ... tay -RTS, -CTS, DSR, -DTR, -CD, -RI (low active signals) Vớ d: UART 8 250 , 16 450 , 1 655 0A (Intel, NS ), ACIA 6 850 Motorola, USART 8 251 - Intel P&I Ch5-Digi In/Out 89 5. 2 seria...

Ngày tải lên: 24/10/2014, 12:23

... Ch6 Analog 96 48 Hình 6. 25 Timing diagram of ADC 0809 Ch6 Analog 97 Hình 6. 26 AD 574/AD 167 4: 8/12 bit, 35us/10us, Ch6 Analog Int Clk & Ref Volt 98 49 Ch6 Analog 99 6. 4 .6 Multi I/O card:Hình 6. 27 ... UREF Ch6 Analog 53 6. 3 DAC - Digital to Analog Convertors 6. 3.2 Nguyên lý cấu trúc Hoạt động (hình 6. 15) Hình 6. 15 Nguyên lý DAC Ch6 Analog 54 27 6. 3 DAC...

Ngày tải lên: 24/10/2014, 12:23

... Game Adapter P&I-Ch2: Protocols 21 0 -2 17 22 0 -2 6F 27 8 -2 7F 28 0 -2 A1 2A 2- 2 A3 2B 0 -2 DF 2E 2- 2 E3 2E 8 -2 EF 2F 0 -2 F7 2F 8 -2 FF 30 0-3 1F 32 0-3 2F 33 Expansion Card Ports AVAILABLE Parallel Port 2/ LPT2 AVAILABLE clock ... byte CMOS-RAM DMA Page Register, gi a ch cao P&I-Ch2: Protocols 32 16 0A 0-0 AF 0C 0-0 CF 0E 0-0 EF 11 0-1 6F 17 0-1 7F 18 0-...

Ngày tải lên: 24/10/2014, 12:23