Kỹ thuật khóa nhanh bộ tổ hợp tần số là rất cần thiết đối với các hệ thống thông tin liên lạc hiện đại, ví dụ như các hệ thống di động tế bào số, các hệ thu vô tuyến trên xe và các hệ thống nhảy tần. Vì đối với một bộ CP-PLL, thời gian điều hưởng tỷ lệ nghịch với băng thông vòng lặp, nên thời gian này
có thể sẽ dài hơn một yêu cầu thực tếđối với một băng thông vòng lặp. Ví dụ: đối với bộ tổ hợp tần số trong [90], các ràng buộc SNR yêu cầu một băng thông 800 Hz, nhưng thời gian ổn định yêu cầu một băng thông tối thiểu là 3200 Hz, vì thế các kỹ thuật khác nhau đã được sử dụng để đạt được tốc độ khóa PLL nhanh hơn sau khi chuyển kênh. Các kỹ thuật khóa nhanh được chia ra thành 2 dạng: Kỹ thuật dịch băng thông bộ lọc vòng (Loop Filter - LF) và kỹ thuật tiền điều hưởng bộ dao động điều khiển bằng điện áp (Voltage Control Oscillator - VCO).
Ý tưởng cơ bản đối với cơ chế dịch băng thông là sử dụng một băng thông bộ LF lớn trong giai đoạn quá độ chuyển tần số (hay còn gọi là giai đoạn điều hưởng), và dịch băng thông LF tới giá trị nhỏ sau khi bộ PLL được khóa (còn gọi là giai đoạn khóa). Điểm Zero và độ lợi vòng được tăng lên với hệ số được xác định, trong khi các điểm cực thì không thay đổi trong chế độ tăng tốc. Vì thế độ ổn định của vòng không thay đổi trong chế độ tăng tốc. Một vấn đề nảy sinh với giải pháp tiếp cận này là điện áp điều hưởng VCO bị tác động không mong muốn tại thời điểm dòng bơm điện tích ICP chuyển từ mức cao xuống mức thấp.
Một cấu trúc điều khiển thích nghi dòng bơm điện tích và điện trở trong bộ lọc vòng sử dụng các bộ đệm giữ chậm trong cấu trúc của bộ PLL công nghệ CMOS được trình bày trong [78]. Một bộ lọc vòng tích cực thích nghi được sử dụng trong [11]. Một mạch phát hiện khóa điều khiển hỗ dẫn của bộ khuếch đại OTA (bộ khuếch đại hỗ dẫn thuật toán) được sử dụng trong bộ lọc vòng tích cực để thay đổi băng thông vòng. Một cơ chế thích nghi tương tự dựa trên cơ sở lỗi pha tại PFD được sử dụng trong [51], ởđó băng thông vòng của bộ PLL tăng lên theo lỗi pha. Các giải pháp trên được thực hiện trực tiếp vào cấu trúc mạch bộ PLL bên trong chip.
Một thuật toán dịch tối ưu ở khía cạnh tiêu chuẩn MMSE (sai số bình phương trung bình nhỏ nhất) được đề xuất trong [70]. Điều khiển thích nghi đạt được bằng cách thay đổi dòng bơm điện tích, là tham sốảnh hưởng đến độ lợi vòng của bộ PLL, trong khi vẫn giữ vòng ổn định. Tuy nhiên ý tưởng này vẫn mang tính lý thuyết và chưa được hiện thực hóa.
Thay vì việc sử dụng mạch phát hiện khóa để điều khiểu chuyển mạch chế độ thích nghi, một bộ phát hiện vi sai tần số [78] hoặc một bộ phát hiện pha (DAPP) [96] được sử dụng đểđiều khiển tăng dòng ICP và giảm trở kháng vòng cho bài toán khóa nhanh.
Để tránh việc chuyển mạch dòng điện bơm nạp và các thành phần trong vòng, một bộ PLL khóa nhanh với 2 vòng lặp làm việc song song được thiết kế trong [90]. Vòng lặp băng rộng được kích hoạt chỉ trong thời gian điều hưởng vô tuyến, sẽ được điều khiển thích nghi bởi một khối dead–zone. Tuy vậy, ý tưởng này cũng đồng thời làm tăng mức độ phức tạp của mạch điện.
Để vượt qua giới hạn băng thông vòng lặp (nhỏ hơn 1/10 giá trị tần số tham chiếu) trong bộ CP-PLL, một thuật toán thay đổi thích nghi tần số tham chiếu được đề xuất trong [83] và [84]. Trong [83] một tần số tham chiếu lớn được sử dụng, và trong [84] một chuỗi các tần số tham chiếu được sử dụng cùng sự trợ giúp của một một bộ phát hiện vi sai tần số số (Digital Frequency Difference Detector - DFDD) [40] để điều khiển việc dịch chuyển giữa các tần số khác nhau.
Một kỹ thuật khác ít phổ biến hơn được sử dụng là kỹ thuật tiền điều hưởng tần số dao động VCO, được thực hiện thông qua việc chọn lựa các giá trị dung kháng/cảm kháng hoặc chọn lựa điện áp điều khiển, thực thi bằng cách đặt trước điện áp điều khiển (qua một bộ DAC) hoặc chuyển mạch dải dao động (trong trường hợp một bộ VCO đa băng).
Cơ chế chuyển tần nhanh sử dụng một mảng tụ điện và chuyển mạch (switched-capacitor) để thay đổi trực tiếp tần số dao động VCO được thực thi trong [54] [25].
Tóm lại, kỹ thuật dịch băng thông LF là kỹ thuật thông dụng và hiệu quả để tăng tốc độ khóa bộ PLL. Để thực hiện chuyển tự động giữa giai đoạn tăng tốc và giai đoạn khóa tần số, hoặc có thể sử dụng một mạch phát hiện khóa để điều khiển chuyển mạch, hoặc sử dụng một bộđếm khả trình để giám sát thời gian hoạt động của giai đoạn tăng tốc sau khi kênh được chuyển.
Việc xác định chính xác thời điểm chuyển từ giai đoạn điều hưởng nhanh về giai đoạn khóa và giữ ổn định tần số rất quan trọng, ảnh hưởng trực tiếp đến tốc độ điều hưởng của bộ PLL. Nếu thời điểm chuyển quá sớm, hiệu quả về tốc độ khóa không cao khi không tận dụng được tốc độ của bộ khóa nhanh. Nếu thời điểm chuyển quá chậm, bộ PLL thậm chí rơi vào trạng thái mất ổn định hoặc mức nhiễu pha lớn, dẫn đến thời gian để bộ PLL kéo tần số đầu ra về trạng thái khóa thậm chí chậm hơn.
Trong các nghiên cứu cải thiện tốc độđiều hưởng ở trên, các cơ chế phát hiện đều được thực hiện bằng các cấu trúc mạch tương tự (analog) bên trong hoặc bên ngoài chip PLL bằng các mạch phát hiện khóa (Lock Detector - LD). Bộ LD có thể là một bộ LD số (digital lock detector) hoặc bộ LD tương tự (analog lock detector), thường có cấu trúc gồm một bộ lọc thông thấp và một mạch phát hiện ngưỡng. Đầu ra bộ LD sẽ có trạng thái 0 hoặc 1 ứng với trạng thái chưa khóa hoặc đã khóa của bộ PLL. Hiển nhiên việc có thêm một mạch phát hiện khóa sẽ làm tăng độ phức tạp thiết kế, đồng thời cũng tăng dòng tiêu thụ tổng thể của bộ PLL. Một vấn đề nảy sinh nữa đối với việc sử dụng bộ phát hiện khóa là vấn đề phát hiện giả, khi bộ LD phát hiện sai do tạp âm hoặc hài bậc cao tạo ra từ các tín hiệu so sánh đầu vào. Khi đó việc sử dụng trạng thái đầu ra của bộ phát hiện điều khiển chuyển khóa sẽ bị sai. Một
số bài báo đề cập đến vấn đề chuyển mạch bằng phần mềm [70], [85] bằng hàm tuyến tính, chuỗi nhị phân hoặc theo chuỗi Fibonacci, nhưng không có tính toán tham số. Đối với việc tính toán thời gian khóa để thực hiện chuyển mạch đúng thời điểm bằng phần mềm hoặc các bộ đếm khả trình chưa có những công bố chi tiết. Đây là một mục tiêu luận án đặt ra cần giải quyết.
Một vấn đề nảy sinh liên quan đến công suất tiêu thụ nguồn cung cấp trong kỹ thuật dịch băng thông LF là: công suất tiêu thụ sẽ tăng lên trong giai đoạn điều hưởng nhanh do cần một dòng bơm điện tích lớn. Như vậy, trong cấu trúc thiết bị CR, khi bộ PLL cần phải điều hưởng liên tục ở những tần số làm việc khác nhau, bài toán tiết kiệm năng lượng cần được quan tâm.