3 CHƯƠNG GIẢI PHÁP TÁI CẤU HÌNH CHO BỘ TỔ HỢP TẦN
3.6Áp dụng giải pháp cho chip PLL thực tế
Tại phần trước, các tính toán lý thuyết và mô phỏng giải pháp tái cấu hình cho bộ PLL đã được trình bày. Trong phần này, giải pháp được áp dụng vào một chíp PLL thực tế. Các kết quả thực nghiệm được đo đạc sử dụng bo mạch EVAL-ADF4351EB1Z của Analog Devices [7].
Hình 3.37. Bo mạch đánh giá chip PLL ADF4351
Bo mạch được thiết kế để đánh giá hiệu năng hoạt động của bộ THTS PLL ADF4351 của hãng. Chip có thể tạo ra tần số trong dải 35 MHz đến 4,4 GHz, tích hợp bộ VCO và bộ lọc vòng 35 kHz. Bộ dao động thạch anh on- board cung cấp một tần số tham chiếu 25 MHz. Dòng bơm điện tích có thể thay đổi 16 mức trong dải từ 0,31mA đến 5mA. Cài đặt phép đo được thể hiện như trong Hình 3.37. Bo mạch được kết nối với phần mềm máy tính qua giao tiếp USB để cài đặt tham số hoạt động. Đầu ra RFOUTA+ của bo mạch được kết nối tới máy hiện sóng để đo thời gian điều hưởng. Đầu ra RFOUTA- được nối với một tải giả 50Ω.
Hình 3.38. Các đường cong hoạt động của bộ PLL ADF4351
Hình 3.38 biểu thị các đường cong hoạt động của bộ PLL, bao gồm thời gian điều hưởng, năng lượng tiêu thụ và công suất tiêu thụ với các giá trị dòng bơm điện tích trong dải hoạt động của chip PLL. Độ lệch tần số ở đầu vào là 500 MHz. Đồ thị cho thấy kết quả thực nghiệm phản ánh đúng với các tính toán lý thuyết.
Khi dòng ICP tăng thì thời gian điều hưởng giảm. Nếu bộ THTS hoạt động trong chế độ tiết kiệm năng lượng, dòng ICP tối ưu được đặt bằng 2,5 mA để đạt được giá trị tiêu thụ năng lượng nhỏ nhất, ở mức 14,3 mJ. Ngược lại, nếu bộ THTS hoạt động trong chế độ giới hạn mức công suất tiêu thụ, giả sử với một mức ngưỡng Plimit = 196,5mW,thì dòng ICP được đặt bằng 4,38mA.