3.3.1 Tụ điện (Capacitor)
Các tụ điện chất lƣợng cao thƣờng đƣợc yêu cầu khi thiết kế các mạch tích hợp tƣơng tự. Chúng đƣợc sử dụng nhƣ các tụ bù trong các thiết kế mạch khuếch đại, các thành phần quyết định hệ số khuếch đại trong các mạch khuếch đại điện tích (charge amplifier), các thành phần quyết định dải thông trong các bộ lọc gm/C, thành phần tích trữ điện tích trong các bộ lọc tụ chuyển mạch (switched-capacitor filter) và các bộ chuyển đổi số-tƣơng tự, v.v... Để đƣợc sử dụng trong các ứng dụng này, các tụ điện cần có những tính chất sau:
- Độ chính xác mattching tốt - Hệ số phụ thuộc điện áp thấp
- Tỉ số cao của dung kháng mong muốn trên dung kháng kí sinh - Dung kháng trên một đơn vị diện tích cao
- Sự phụ thuộc vào nhiệt độ thấp
Công nghệ CMOS tƣơng tự phân biệt với công nghệ CMOS số bởi sự cung cấp các tụ điện thỏa mãn các tiêu chuẩn trên. Đối với các công nghệ analog nhƣ vậy, về cơ bản có 3 loại tụ để sử dụng. Một loại tụ MOS, đƣợc tạo thành sử dụng môt trong những lớp kết nối (interconnect) sẵn có (lớp kim loại hoặc lớp silic đa tinh thể) ở trên lớp silíc kết tinh đƣợc tách riêng bởi một điện môi (lớp ôxít silic SiO2). Hình 3.3-1(a) thể hiện một ví dụ của loại tụ này sử dụng silíc đa tinh thể làm bản cực phía trên. Để có đƣợc tụ điện có hệ số phụ thuộc điện áp thấp, bản cực phía dƣới của tụ phải đƣợc pha tạp mạnh (tƣơng tự nhƣ ở drain và source). Dung kháng đạt đƣợc khi sử dụng kĩ thuật này tỉ lệ nghịch với độ dày của ôxít gate. Giá trị điển hình đối với công nghệ 0.8μm (công nghệ cho phép chiều dài kênh, L, của transistor MOS nhỏ nhất là 0,8μm) đƣợc cho trong bảng 3.3-1. Tụ điện này đạt đƣợc một dung kháng cao trên đơn vị diện tích và chất lƣợng matching tốt, nhƣng có một dung kháng kí sinh phụ thuộc điện áp không nhỏ tới đế (substrate).
Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor)
Loại tụ MOS thứ hai đƣợc tạo thành bằng sự cung cấp một lớp silíc đa tinh thể (polysilicon) nữa ở trên lớp silíc đa tinh thể cực gate (hai lớp silíc đa tinh thể đƣợc tách riêng bởi 1 lớp điện môi). Một ví dụ của tụ điện 2 lớp silíc đa tinh thể đƣợc minh họa
trong hình 3.3-1(b). Điện môi đƣợc tạo thành bởi một lớp ôxít mỏng. Tụ điện này thỏa mãn tất cả các điều kiện ở trên cho ứng dụng analog. Giá trị điển hình của tụ điện loại này trong công nghệ 0.8μm đƣợc cho trong bảng 3.3-1.
Loại tụ điện thứ ba đƣợc minh họa trong hình 3.3-1(c). Tụ điện này đƣợc tạo thành bằng cách đặt một giếng loại n phía dƣới một transistor kênh n. Nó tƣơng tự nhƣ tụ điện ở hình 3.3-1(a) ngoại trừ bản mặt dƣới (là giếng loại n) có điện trở suất cao hơn nhiều. Bởi vì thực tế này, nó không đƣợc sử dụng trong các mạch, nơi mà hệ số phụ thuộc điện áp thấp là quan trọng. Tụ điện này thƣờng đƣợc sử dụng khi một bản của tụ đƣợc nối tới đất (hoặc VSS). Nó có tỉ số dung kháng trên đơn vị diện tích rất cao, có thể đƣợc matching tốt, và nó có sẵn trong tất cả các công nghệ CMOS bởi vì nó không yêu cầu thêm một bƣớc công nghệ hoặc mask nào khác nữa.
Đối với các mạch số, yêu cầu về chất lƣợng của tụ không cần cao nhƣ các mạch tƣơng tự vì thế các tụ có thể tạo thành bởi 2 hay nhiều lớp kết nối (interconnect). Hình 3.3-2 minh họa một số sơ đồ khác nhau để tạo các tụ điện với một, hai hay ba lớp kim loại (metal)
Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc
(b) Cấu trúc các bản cực theo chiều ngang
Trong hình 3.3-2(a), các tụ điện đƣợc tạo thành theo hƣớng thẳng đứng, sử dụng các lớp ôxít ở giữa làm lớp điện môi của tụ. Tụ điện đƣợc tạo thành từ 4 lớp (M3, M2, M1 và Poly) đạt đƣợc tỉ số dung kháng mong muốn trên dung kháng kí sinh cao nhất trong khi đó tụ 2 lớp (M2 and M1) đạt đƣợc tỉ số này thấp nhất. Khi các công nghệ chuyển hƣớng về phía giảm độ rộng đƣờng và tốc độ cao hơn, lớp ôxít giữa các đƣờng kim loại (metal) tăng, không gian cho phép giữa các đƣờng kim loại giảm. Đối với các công nghệ nhƣ vậy, các tụ điện ngang đƣợc tạo thành bởi cùng một lớp có thể hiệu quả hơn các tụ dọc khác lớp. Ví dụ các tụ ngang cùng lớp đƣợc minh họa ở hình 3.3-2(b). So sánh với các tụ polysilicon-ôxít-polysilicon, thì những tụ điện này có dung kháng trên đơn vị diện tích và tỉ số dung kháng mong muốn trên dung kháng kí sinh thấp hơn. Độ chính xác matching của các tụ này là 1-2% và hệ số điện áp thấp. Giá trị điển hình của các tụ loại này trong công nghệ 0.8μm đƣợc đƣa trong bảng 3.3-1.[9]
Loại phần tử Dải giá trị Độ chính xác
matching Hệ số nhiệt độ Hệ số điện áp
Tụ poly/poly 0,8 - 1,0 fF/μm2 0,05% 50 ppm/oC 50 ppm/V Tụ MOS 2,2 – 2.7 fF/μm2 0,05% 50 ppm/oC 50 ppm/V Tụ M1 - poly 0,021 – 0,025 fF/μm2 1,5% Tụ M2 – M1 0,021 – 0,025 fF/μm2 1,5%
Tụ M3 – M2 0,021 – 0,025 fF/μm2 1,5% Điện trở khuếch tán P+ 80 – 150 Ω/□ 0,4% 1500 ppm/ o C 200 ppm/V Điện trở khuếch tán N+ 50 – 80 Ω/□ 0,4% 1500 ppm/ o C 200 ppm/V Điện trở poly 20 – 40 Ω/□ 0,4% 1500 ppm/oC 100 ppm/V Điện trở giếng n 1 – 2 kΩ/□ 8000 ppm/oC 10k ppm/V
(ppm: percent per million)
Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8μm
3.3.2 Điện trở (Resistor)
Các điện trở trong công nghệ CMOS bao gồm điện trở khuếch tán (diffused resistor), điện trở silíc đa tinh thể (polysilicon resistor), điện trở giếng n (hoặc giếng p).
Điện trở khuếch tán đƣợc tạo thành bằng việc sử dụng vùng khuếch tán source hoặc drain và đƣợc thể hiện ở hình 3.3-3(a). Điện trở vuông (sheet resistance) của loại điện trở này trong công nghệ nonsalicided thƣờng trong dải 50-150 Ω/□. Đối với công nghệ salicide, là 5-15 Ω/□. Các điện trở khuếch tán có hệ số phụ thuộc điện áp 100-500 ppm/V (ppm: percent per million)
Điện trở silíc đa tinh thể đƣợc vẽ trong hình 3.3-3(b). Điện trở này đƣợc bao quanh bởi lớp ôxít dày và có điện trở vuông trong dải 30-200 Ω/□, phụ thuộc vào mức độ pha tạp.
Điện trở giếng n (n-well) đƣợc vẽ trong hình 3.3-3(c), đƣợc tạo thành từ dải giếng n, tiếp xúc ở cả hai đầu cuối với vùng khuếch tán n+ ở drain/source. Loại điện trở này có điện trở vuông trong dải 1-10 kΩ/□, và có hệ số phụ thuộc điện áp cao. Trong các trƣờng hợp không yêu cầu độ chính xác cao nhƣ sử dụng làm điện trở kéo (pull-up resistor) hoặc điện trở bảo vệ (protection resistor), cấu trúc này rất hữu ích.
Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n
3.4 Layout mạch tích hợp
Layout [2,9] là quá trình xác định dạng hình học của các mask đƣợc yêu cầu trong quá trình chế tạo mạch tích hợp. Quá trình này đƣợc thực hiện trên máy tính với một chƣơng trình CAD (computer-aid-design). Một mạch điện đƣợc xác định và thực hiện chức năng một cách đúng đắn ở mức sơ đồ (schematic) (đƣợc xác nhận bằng mô
phỏng), nếu không đƣợc layout tốt có thể không thực hiện chức năng nhƣ mong muốn khi nó đƣợc chế tạo thực tế.
Khi một ngƣời thiết kế làm việc xuyên suốt quá trình thiết kế một mạch, ngƣời đó phải quan tâm tất cả các mặt mà layout có thể có ảnh hƣởng đến hoạt động của mạch trong đó vấn đề matching các phần tử của mạch tích hợp hoặc các thành phần kí sinh phải đƣợc quan tâm chú ý.
3.4.1 Vấn đề matching:
Khi các phần tử tích hợp đƣợc chế tạo trong đó sử dụng kỹ thuật lithography, nhiều hiệu ứng hai chiều (two-dimensional effect) khác nhau có thể làm cho các kích thƣớc hiệu dụng của các phần tử đó khác với các kích thƣớc của các mask layout. Một số ví dụ về các hiệu ứng [6] này đƣợc minh họa ở hình 3.4-1
Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi mạch khác với các kích thước của các mask layout
Hình 3.4-1(a) thể hiện diện tích giếng hiệu dụng sẽ lớn hơn mask của nó nhƣ thế nào do khuếch tán bên (lateral diffusion) xảy ra không chỉ trong quá trình cấy ion, mà cả trong các bƣớc công nghệ sử dụng ở nhiệt độ cao tiếp theo quá trình cấy ion, nhƣ là quá trình tôi (annealing) chẳng hạn. Một hiệu ứng khác, đƣợc gọi là overetching (ăn
pha tạp hiệu dụng của đế ở các cạnh của transistor lớn hơn ở các vị trí khác. Sự tăng mức độ pha tạp này làm tăng điện áp ngƣỡng ở các cạnh của transistor và vì thế làm giảm mật độ điện tích kênh ở các cạnh của transistor. Kết quả là độ rộng hiệu dụng của transistor nhỏ hơn độ rộng đƣợc vẽ trên mask layout.
Chất lƣợng (performance) matching của hai hay nhiều phần tử rất quan trọng đối với hoạt động của toàn bộ mạch điện. Quy tắc để tạo hai phần tử tƣơng đƣơng về mặt điện đơn giản là vẽ chúng nhƣ các đơn vị đồng nhất (identical unit). Đây là nguyên lý matching đơn vị (unit-matching). Để nói rằng hai phần tử là đồng nhất, có nghĩa rằng cả hai phần tử và những phần bao quanh chúng cũng phải đồng nhất. Khái niệm này có thể đƣợc giải thích nhƣ sau.
Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C
Xét hai hình vuông A và B đƣợc minh họa trong hình 3.4-2(a). Trong ví dụ này, những đối tƣợng này có thể là những miếng kim loại mong muốn sau quá trình lắng đọng (deposition) và ăn mòn (etching). Chúng có hình dạng đồng nhất về diện tích và chu vi nhƣ đƣợc vẽ. Tuy nhiên vùng bao quanh chúng đƣợc nhìn bởi A và B là khác nhau do sự có mặt của đối tƣợng C. Sự có mặt của đối tƣợng C gần hơn tới đối tƣợng B có thể làm đối tƣợng B thay đổi khác đối tƣợng A. Cách giải quyết cho vấn đề này là ép buộc khu vực bao quanh của cả hai đối tƣợng hình học A và B là giống nhau. Điều này có thể không bao giờ đạt đƣợc một cách hoàn hảo, tuy nhiên chất lƣợng matching đƣợc cải thiện bởi ít nhất nó làm cho vùng bao quanh ngay sát các đối tƣợng đồng nhất nhƣ minh họa ở hình 3.4-2(b). Nguyên lý matching này có thể áp dụng cho nhiều loại phần tử khác nhau (transistor, tụ điện, điện trở). Khi mong muốn matching các phần tử có kích thƣớc khác nhau, matching tối ƣu đạt đƣợc khi cả hai đối tƣợng hình học đƣợc tạo nên từ số nguyên lần của đơn vị với tất cả các đơn vị đƣợc thiết kế áp dụng nguyên lý matching đơn vị. Khi nhiều đơn vị đƣợc matching sử dụng nguyên lý matching đơn vị, một vấn đề khác nảy sinh. Giả sử rằng là có một vài građien có thể làm cho các đối tƣợng nhỏ hơn dọc theo một số hƣớng nhƣ minh họa trong hình 3.4-3(a). Bằng thiết kế, phần tử A bằng hai lần kích cỡ đơn vị phần tử B và đƣợc chia thành các đơn vị A1 và A2. Tuy nhiên do građien, phần tử A nhỏ hơn hai lần kích cỡ phần tử B. Nếu građien là tuyến tính, tình huống này có thể đƣợc giải quyết bằng việc áp dụng nguyên lý layout common-centroid (chung tâm đối xứng). Nhƣ đƣợc minh họa trong hình 3.4- 3(b), phần tử B đƣợc đặt ở trung tâm giữa đơn vị A1, A2. Bây giờ bất kỳ građien tuyến tính sẽ làm cho A1 thay đổi một lƣợng bằng và ngƣợc với A2 sao cho giá trị trung bình của chúng vẫn còn không đổi so với B. Điều này dễ dàng phân tích nhƣ sau:
Građien tuyến tính đƣợc miêu tả bởi phƣơng trình:
b mx y (3.4-1) Ta có: b mx A1 1 (3.4-2) b mx A2 2 (3.4-3) b mx B 3 (3.4-4) b mx b x x m B A A 3 2 1 2 1 ( ) 2 (3.4-5) Đối với hình 3.4-3(a), tỉ số này không thể bằng 2 bởi vì
2 2 1 3 x x x Tuy nhiên đối với trƣờng hợp đƣợc minh họa trong hình 3.4-3(b), thật dễ dàng chứng
minh rằng 2 2 1 3 x x x nếu x1x2 và x2 x3 bằng nhau.
Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng
Các nguyên lý matching đƣợc miêu tả cho đến bây giờ nên đƣợc áp dụng cho các tụ điện khi mong muốn matching chúng. Hơn nữa, có các quy tắc khác cũng nên đƣợc áp dụng khi xử lý các tụ điện. Khi layout một tụ điện, giá trị tụ nên đƣợc xác định bởi chỉ một bản cực để giảm khả năng thay đổi. Xem xét các tụ điện đƣợc vẽ trong hình 3.4- 4. Trong hình này, các đƣờng sức điện trƣờng đƣợc minh họa để chỉ báo rằng dung kháng giữa hai bản của tụ là do trƣờng area và trƣờng fringe (mép). Trong hình 3.4- 4(a) tổng dung kháng giữa hai bản cực của tụ sẽ thay đổi nếu các cạnh của bản cực trên đƣợc chỉ báo bởi điểm A và A' di chuyển hoặc nếu các cạnh của bản cực dƣới đƣợc chỉ báo bới điểm B và B' di chuyển. Ngƣợc lại, giá trị của tụ đƣợc minh họa trong 3.18(b) chỉ nhạy cảm chỉ với sự thay đổi ở cạnh của mặt trên. Thậm chí nếu mặt trên dịch chuyển sang bên trái hoặc sang bên phải bởi môt lƣợng nhỏ thì dung kháng của tụ thay đổi rất ít. Tụ điện ở hình 3.4-4(a) nhạy cảm với sự di chuyển của cả hai bản cực và vì thế sẽ biến đổi nhiều hơn do sự biến đổi (variation) của công nghệ hơn tụ ở hình 3.4-4(b).
Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực
Các đƣờng điện trƣờng đƣợc minh họa trong hình 3.4-4 để nói rằng tổng dung kháng giữa hai bản cực của tụ điện là do thành phần diện tích (tụ điện bản cực song song cổ điển) và một thành phần vành đai (perimeter) (dung kháng ở mép tụ ). Dung kháng của hai tụ đƣợc biểu diển nhƣ sau:
P A C C C1 1 1 (3.4-6) P A C C C2 2 2 (3.4-7) trong đó XA
C là dung kháng diện tích (dung kháng bản cực song song)
XP
C là dung kháng ngoại vi (peripheral capacitance hoặc fringe capacitance) Tỉ số dung kháng của hai tụ điện bằng:
) / 1 ( ) / 1 ( 1 1 1 2 2 2 1 1 2 2 1 2 A P A A P A P A P A C C C C C C C C C C C C (3.4-8) Nếu C1P/C1A C2P/C2A thì C2/C1 đƣợc xác định bởi tỉ số diện tích của hai tụ. Vì thế, các phƣơng trình cho thấy là việc duy trì một tỉ số diện tích trên chu vi loại bỏ dộ nhạy matching do chu vi (vùng rìa của tụ). Thật là không ngạc nhiên rằng tỉ số diện tích trên chu vi không đổi đạt đƣợc khi nguyên lý matching đơn vị đƣợc áp dụng. Tại điểm này, một câu hỏi đặt ra là dạng hình học nào tốt nhất để duy trì tỉ số diện tích trên chu vi không đổi: hình vuông, hình chữ nhật, hình tròn,… Từ phƣơng trình (3.4-8) thì thấy thật rõ ràng rằng tổi thiểu tỉ số chu vi trên diện tích là một lợi ích. Thật dễ dàng để chứng minh rằng hình tròn đạt đƣợc chu vi bé nhất đối với một diện tích cho trƣớc và vì thế nó là sự lựa chọn tốt nhất để tối thiểu ảnh hƣởng chu vi. Hơn nữa, một hình tròn không có các góc (các góc trải qua nhiều variation hơn các cạnh). Vì nhiều lí do khác nhau không liên quan đến công nghệ, các hình tròn không thể đƣợc sử dụng. Vì thế hình đa giác đƣợc sử dụng cho layout các tụ nhƣ minh họa ở hình 3.4-5