Trong BJT được xây dựng từ hau mối nối PN trong đĩ dịng điện di chuyển giữa cực C và E. JFET khơng cĩ mối nối PN mà thay vào đĩ cĩ một mảnh hẹp chất bán dẫn cĩ điện trở suất cao tạo thành một “kênh” loại N hay P. Dịng điện di chuyển giữa 2 đầu kết nối thuần trở và được gọi là cực máng (Drain) và cực nguồn (Source) tương ứng
Cĩ hai loại cấu hình cơ bản của JFET là N-Chanel JFET và P-Chanel JFET. Kênh N của N-chanel JFET được pha tạp “cho” chất hĩa trị 4 để tạo ra các điện tử tự do, cĩ nghĩa là dịng điện chạy qua là dịng điện tử.
Tương tự như vậy P-chanel JFET được pha tạp chất “nhận”, cĩ nghĩa rằng dịng điện tạo ra các kênh là dương từ các lỗ trống (hole). N-chanel JFET cĩ độ dẫn điện lớn hơn (điện trở thấp hơn) so với P-chanel JFET tương tứng
Sự liên hệ giữa FET và BJT được thể hiện như bảng bên dưới
Kênh bán dẫn ở chính giữa của JFET là 1 đường điện trở và dưới áp lực của VDS tạo nên dịng ID chảy qua. Do đĩ JFET cĩ thể dẫn dịng điện tốt cả theo hai hướng. Do bản chất là kênh cĩ điện trở, nên điện áp được hình thành dọc theo chiều dài của kênh với điện
2019 TRANG 67
Sự khác nhau chính của JFET và BJT là khi mối nối JFET được phân cực ngược, dịng điện cực Gate bằng khơng. Trong khi đĩ dịng điện cực Base (B) của BJT cĩ giá trị lớn hơn khơng
- Phân cực
Trường hợp VGS = 0V, VDS cĩ giá trị dương:
Ngay khi điện áp VDS đặt vào, các điện tử sẽ di chuyển từ cực S đến cực D thiết lập nên dịng điện ID như trong hình 5.2. Dịng điện chạy vào cực D cũng chính là dịng điện chạy ra khỏi cực S, kết quả được ID = IS.
Điều cần phải quan tâm là vùng hiếm rộng ra nằm gần đỉnh của 2 bán dẫn P do mối nối PN bị phân cực nghịch suốt cả chiều dài của kênh và kết quả dịng IG = 0A
2019 TRANG 68
Hình 5.2: Phân cực JFET kênh N
Khi điện áp VDS tăng từ 0 Volt đến vài Volt, dịng điện sẽ tăng và xác định theo định luật Ohm và kết quả vẽ được dịng ID theo VD.
Khi VDS tăng và đạt đến giá trị VP làm 2 vùng hiếm đụng vào nhau, điểm này gọi là điểm thắt kênh hay kênh bị nghẽn. Giá trị điện áp VDS thiết lập nên điểm thắt gọi là điện áp thắt, ký hiệu là VP.
Khi VDS tăng vượt qua một giá trị của VP, điểm thắt sẽ rộng ra nhưng dịng ID vẫn khơng đổi. Do đĩ cĩ thể nĩi khi điện áp VDS > VP thì JFET cĩ đặc tính như một nguồn dịng cố định ID = IDSS nhưng điện áp VDS được xác định bởi điện áp tải cung cấp
IDSS là dịng điện cực máng cực đại của JFET và được xác định bởi điều kiện VGS=0
và VDS > |VP|
Trường hợp VGS < 0, VDS cĩ giá trị dương:
Điện áp từ cực G đến cực S ký hiệu là VGS chính là điện áp điều khiển của JFet. Cũng giống như các giá trị khác nhau của đường cong dịng điện IC theo VCE được thiết lập từ các giá trị khác nhau của dịng IB đối với BJT, cịn đường cong của dịng điện ID theo VDS được thiết lập từ các giá trị khác nhau của điện áp VGS đối với JFET. Dịng điện ID càng giảm khi VGS càng âm.
2019 TRANG 69
Tĩm lại: Giá trị của điện áp VGS làm cho dịng ID = 0mA được xác định khi VGS= VP, với Vp cĩ giá trị điện áp âm đối với JFET kênh N và cĩ điện áp dương đối với JFET kênh P.
Dịng điện cực máng trong vùng tích cực 1 GS D DSS P V I I V
Dịng điện cực máng ID sẽ nằm trong vùng từ khơng đến IDSS (dịng điện cực đại).
Phân cực của FET
Giống như BJT, FET cĩ ba cách mắc tương ứng với ba mơ hình hoạt động riêng biệt và các mạch được kết nối và cĩ cấu hình như sau
- Cấu hình cực nguồn chung (Common source Configuration)
Hình 5.3 Phân cực kiểu theo cực nguồn chung
Trong cấu hình này (giống như trường hợp cấu hình cực phát chung của BJT), ngõ vị được đưa vào cực G và ngõ ra được lấy từ cực D như hình vẽ. Đây là mơ hình thơng dụng của FET với đặc điểm tổng trỡ ngõ vào lớn, hệ số khuếch đại áp lớn.
Mơ hình FET theo cực nguồn chung được sử dụng rộng rãi trong bộ khuếch đại âm thanh. Ngõ ra bị đảo 180o so với ngõ vào
2019 TRANG 70 - Cấu hình theo cực cổng chung (Common Gate Configuration)
Hình 5.4 Phân cực kiểu theo cực cổng chung
Mạch cấu hình theo cực cổng chung (giống như trường hợp cấu hình cực nền chung của BJT). Ngõ vào được đưa vào cực S và tín hiệu ngõ ra được lấy ra từ cực D với cực G được kết nối trực tiếp đến 0V như hình trên. Mạch cĩ đặc điểm ngõ vào cĩ trở kháng thấp nhưng tổng trở ngõ ra cao.
Kiểu mạch này được sử dụng trong các mạch cần cĩ tần số cao hay trong các mạch cần ngõ vào cĩ trở kháng thấp và ngõ ra cần tổng trở cao. Tín hiệu ngõ ra cùng pha với tín hiệu ngõ vào
- Cấu hình theo cực máng chung (Common Drain Configuration)
Hình 5.5 Phân cực kiểu theo cực máng chung
Mạch cấu hình theo cực máng chung (giống như trường hợp cấu hình cực thu chung của BJT). Tín hiệu ngõ vào được đưa vào cực G và ngõ ra được lấy từ cực S. Trong cấu hình này cĩ tổng trở ngõ vào cao và tổng trở ngõ ra thấp
2019 TRANG 71
và độ khuếch đại gần bằng một cho nên cấu hình này thường được sử dụng như là một bộ đệm. Tín hiệu ngõ vào và ngõ ra cùng pha