- Mạch không ổn định khi: Y 1= và Y2 = Nếu một rơle có cuộn dây B và tiếp điểm b (th ờng mở) (th ờng đóng) thì:
1. Mạch lật RS
Mạch lật RS có hai đầu vào điều khiển là S và R, có hai đầu ra là Q và, ngồi ra mạch lật loại này cịn có thể có một số tín hiệu khác: C là đầu vào xung nhịp, P là chân tín hiệu đặt tr ớc, CL là đầu vào tín hiệu xố. Sơ đồ bố trí chân đầy đủ và bảng chân lý của mạch lật RS cho ở hình 3.4.
Ch ơng 3
Mạch logic trình tự
3.2. Một số phần tử nhớ trong logic trình tự3.2.2. Các mạch lật 3.2.2. Các mạch lật
Ch ơng 3
Mạch logic trình tự
3.2. Một số phần tử nhớ trong logic trình tự3.2.2. Các mạch lật 3.2.2. Các mạch lật
Từ bảng chân lý rút gọn (hình 3.4c) ta thấy rằng: Khi R S = 0 0, mạch giữ nguyên trạng thái cũ (Q’=Q). Khi R S = 0 1, mạch luôn chuyển đến trạng thái 1 (Q’=1). Khi R S = 1 0, mạch luôn chuyển đến trạng thái 0 (Q’=0).
Khi R S = 1 1, tín hiệu ra khơng xác định, nên tổ hợp tín hiệu này bị cấm.
Theo bảng Karnaugh (hình 3.4d) ta thấy, mỗi cặp tín hiệu vào RS đều tồn tại một trạng thái ổn định, nghĩa là mạch RS có thể làm việc ở chế độ không đồng bộ (không cần xung nhịp), đồng thời mạch chỉ thay đổi trạng thái từ 0 ⇒ 1 (nghĩa là đ ợc bật) tại thời điểm Tb, và chuyển từ 1 ⇒ 0 (nghĩa là tắt) ở thời điểm Tt thoả mãn ph ơng trình:
Khi xét đến điều kiện cấm R và S đồng thời bằng 1, nghĩa là R.S = 0, ta có:
Từ bảng Karnaugh ta có ph ơng trình đặc tr ng cho mạch RS:
QR R S
Ch ơng 3
Mạch logic trình tự
3.2. Một số phần tử nhớ trong logic trình tự3.2.2. Các mạch lật 3.2.2. Các mạch lật
Từ ph ơng trình này có thể xây dựng đ ợc các mạch RS nh hình 3.5:
S R Q P CL S R Q S Q R a, b, c, Hình 3.5. Mạch lật RS C
Ch ơng 3
Mạch logic trình tự
3.2. Một số phần tử nhớ trong logic trình tự3.2.2. Các mạch lật 3.2.2. Các mạch lật