MẠCH LOGIC MSI

Mã Bài: MH15-04 Giới thiệu:

Tiếp theo trong s phát triển c a các mạch tích hợp được th c hiện vào cu i nh ng n m 1960 giới thiệu các thiết bị cĩ chứa hàng tr m bán dẫn trên m i chip được gọi là "medium-scale integration" (MSI).

Trong chư ng này chúng ta đề cập đến các mạch logic t hợp tức là các mạch mà tín hiệu ở đ u ra ch phụ thuộc vào tín hiệu ở đ u vào c a mạch tại thời điểm đang xét. Hoạt động c a mạch t hợp được mơ tả bằng các bảng trạng thái hoặc bằng các hàm chuyển mạch logic đặc trưng cho quan hệ gi a các đại lượng vào và ra c a hệ th ng.

Mục tiêu:

- Trình bày được cấu trúc nguyên l c a hệ th ng m hĩa và giải m . - Trình bày được các phép tốn logic tạo kiểm và các loại IC thơng dụng. - Nêu được các ứng dụng c a các mạch giải m m hĩa ghép kênh và tách

kênh trong kỹ thuật

- Lắp ráp sửa ch a đo kiểm được các các mạch giải m m hĩa ghép kênh

và tách kênh đúng yêu c u kỹ thuật

- Rèn luyện tính tư duy sáng tạo và ch động trong quá trình th c hành

Nội dung

1. Mạch mã hĩa (Encoder)

Mã hĩa là gán các k hiệu cho các đ i tượng trong một tập hợp để thuận tiện cho việc th c hiện một yêu c u cụ thể nào đĩ. Thí dụ m BCD gán s nhị ph n 4 bit cho từng s m c a s thập ph n (từ 0 đến 9) để thuận tiện cho máy đọc một s cĩ nhiều s mã; mã Gray dùng tiện lợi trong việc t i giản các hàm logic . . ..

1.1. Sơ đồ khối tổng quát

S đồ kh i t ng quát c a một mạch m hĩa như Hình 7.1

Hình 7.1: Sơ đồ khối tổng quát của một mạch mã hĩa

Bảng trạng thái:

I0I1…I2n-1 On-1…O1O0 1 0… 0 0 1… 0 ………… 0 0….1 0………0 0 0………0 1 ……………… 1………1 1

Khi một ngõ vào được chọn ngõ ra cĩ một t hợp nhị ph n tư ng ứng. Với ngõ vào đ u tiên là 1 0…0 và ngõ vào cu i cùng là 00…1. Ngõ vào được chọn cĩ mức

56

logic 1 ta nĩi ngõ vào tác động ở mức cao và ngõ vào được chọn cĩ mức logic 0 ta nĩi ngõ vào tác động ở mức thấp.

1.2. Mạch mã hĩa từ 4 sang 2

- S đồ kh i hình 7.2

Hình 7.2: Mạch mã hĩa từ 4 sang 2

Nhận thấy biến 0 trong bảng trạng tháikhơng ảnh hưởng đến kết quả nên ta ch vẽ bảng Karnaugh cho 3 biến 1 2 và 3. Lưu , là do trong bảng trạng thái cĩ các trường hợp bất chấp c a biến nên ứng với một trị riêng c a hàm ta cĩ thể cĩ đến 2 hoặc 4 s 1 trong bảng Karnaugh. Thí dụ với trị 1 c a cả 2 hàm A1 và A0 ở dịng cu i cùng đưa đến 4 s 1 trong các ơ 001 011 101 và 111 c a 3 biến 123.

Từ bảng Karnaugh ta cĩ kết quả và mạch tư ng ứng. Trong mạch khơng cĩ ngõ vào 0 điều này được hiểu là mạch sẽ ch báo s 0 khi khơng tác động vào ngõ vào nào.

Hình 7.3: Bảng trạng tháivà sơ đồ mạch

1.3. Mạch mã hĩa từ 8 sang 3

Khảo sát một IC m hĩa 8 đường sang 3 đường. Trên th c tế khi chế tạo một

IC, ngồi các ngõ vào/ra để th c hiện chức n ng chính c a nĩ người ta thường d trù

thêm các ngõ vào và ra cho một s chức n ng khác.

Mạch m hố 8 đường sang 3 đường cịn gọi là m hố bát ph n sang nhị ph n (cĩ 8 ngõ vào chuyển thành 3 ngõ ra dạng s nhị ph n 3 bit. Nhưng bất cứ lúc nào cũng ch cĩ 1 ngõ vào ở mức tích c c tư ng ứng với ch một t hợp m s 3 ngõ ra; tức là m i 1 ngõ vào sẽ cho ra 1 m s 3 bit khác nhau. Với 8 ngõ vào (I0 đến I7) thì sẽ cĩ 8 t hợp ngõ ra nên ch c n 3 ngõ ra (Y2, Y1, Y0)

57

Hình 7.4 Khối mã hĩa 8 sang 3

Bảng trạng thái mạch m hĩa 8 sang 3

Từ bảng trên ta cĩ :Y0 = I1 + I3 + I5 + I7; Y1 = I2 + I3 + I6 + I7; Y2 = I4 + I5 + I6 +I7

D a vào 3 biểu thức trên ta cĩ thể vẽ được mạch logic như hình 7.5:

Hình 7.5: Sơ đồ mạch 8 sang 3

1.4. Mạch mã hĩa ƣu tiên

Với mạch m hố được cấu tạo bởi các c ng logic như ở hình trên ta cĩ nhận xét rằng trong trường hợp nhiều phím được nhấn cùng 1 lúc thì sẽ khơng thể biết được m s sẽ ra là bao nhiêu. Do đĩ để đảm bảo rằng khi 2 hay nhiều phím h n được nhấn m s ra ch tư ng ứng với ngõ vào cĩ s cao nhất được nhấn người ta đ sử dụng mạch m hố ưu tiên. Rõ ràng trong cấu tạo logic sẽ phải thêm 1 s c ng logic phức tạp h n

Xét IC 74LS147 là mạch m hố ưu tiên 10 đường sang 4 đường nĩ đ được tích hợp sẵn tất cả các c ng logic trong nĩ. Kí hiệu kh i c a 74LS147 như hình 4.7

58

Hình 7.6 : Sơ đồ khối

Bảng trạng thái c a 74LS147

Nhìn vào bảng trạng thái ta thấy thứ t ưu tiên giảm từ ngõ vào 9 xu ng ngõ

vào 0. Chẳng hạn khi ngõ vào 9 đang là 0 thì bất chấp các ngõ khác (X) s BCD ra vẫn là 1001 (qua c ng đảo n a). Ch khi ngõ vào 9 ở mức 1 (mức khơng tích c c) thì các ngõ vào khác mới cĩ thể đượcchấp nhận cụ thể là ngõ vào 8 sẽ ưu tiên trước nếu nĩ ở mức thấp.

Xét mạch m hố ưu tiên 4→ 2 (4 ngõ vào 2 ngõ ra) s đồ kh i (hình 7.7).

Hình 7.7

Từ bảng trạng thái trên cĩ thể viết được phư ng trình logic các ngõ ra A và B:

1 2 3 3 1 2 3 2 3 3 2 3 . . A x x x x x x x B x x x x x        

59

2. Mạch giải mã (Decoder)

Mạch giải m là mạch cĩ chức n ng ngược lại với mạch m hố tức là nếu cĩ 1 m s áp vào ngõ vào thì tư ng ứng sẽ cĩ 1 ngõ ra được tác động m ngõ vào thường ít h n m ngõ ra. Mạch giải m được ứng dụng chính trong ghép kênh d liệu hiển thị led 7 đoạn giải m địa ch bộ nhớ. Mạch giải m cĩ nhiệm vụ chuyển đ i từ một m nhị ph n ngõ vào khi chúng tác động đồng thời đến các ngõ vào thành một tín hiệu logic duy nhất ở một ngõ ra nào đĩ tư ng ứng với một m nhị ph n đ tác động. Như vậy với n ngõ vào cĩ thể nhận giá trị 0 hoặc 1 sẽ cĩ 2nt hợp ngõ ra.

 Ngõ ra tác động mức thấp mang giá trị 0

 Ngõ ra tác động mức cao mang giá trị 1 S đồ kh i t ng quát c a bộ giải m hình 7.8 :

Hình 7.8: Sơ đồ khối tổng quát của bộ giải mã

2.1.Đặc điểm chung

Mạch giải m cĩ chức n ng chính hình 7.9:

- Bộ giải m th c hiện chức n ng ngược với bộ m hĩa.

- Cung cấp thơng tin ở đ u ra khi đ u vào xuất hiện t hợp các biến nhị ph n ứng với 1 hay nhiều từ m đ được chọn.

- Từ từ m xác định được tín hiệu tư ng ứng với đ i tượng đ m hĩa.

Hình 7.9

Cĩ 2 trường hợp giải m :

- Giải m cho 1 từ m

Nguyên lý: ứng với một t hợp c n giải m ở đ u vào thì đ u ra bằng các t

60

- Giải m cho tồn bộ m

Nguyên lý: ứng với một t hợp nào đĩ ở đ u vào thì 1 trong các đ u ra bằng 1 các đ u ra cịn lại bằng 0.

Ví dụ: Với bộ giải m cho tồn bộ từ m cĩ 2 đ u ra như hình 4.14.Thì với AB=00 đ u ra S1, S2, S3 = 0.Tư ng t với các giá trị AB cịn lại.

Hình 7.10

2.2. Mạch giải mã 2 sang 4

Thiết kế mạch Giải m 2 đường sang 4 đường ( 2 ngõ vào 4 ngõ ra) cĩ ngõ vào cho phép. Để đ n giản ta xét mạch giải m 2 đường sang 4 đường cĩ các ngõ vào và ra đều tác động ở mức cao.

S đồ kh i, bảng trạng thái, các hàm ngõ ra và s đồ mạch hình 7.11

Hình 7.11: Sơđồ khối và bảng trạng thái

Các hàm ngõ ra c a mạch giải m 2 sang 4 hình 7.12 0 1 3 0 1 2 0 1 1 0 1 0 A GA Y A GA Y A A G Y A A G Y    

Hình 7.12: Sơ đồ mạch giải mã 2 sang 4

2.3. Mạch giải mã 3 sang 8

61 Hình 7.13: Sơ đồ khối Bảng trạng thái E I2 I1 I0 O0 O1 O2 O3 O4 O5 O6 O7 0 x x x x x x x x x x x 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 1 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 0 0 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 1 1 1 1 0 0 0 0 0 0 0 1 Hàm số biểu diễn mối quan hệ ngõ vào – ngõ ra:

Hình 7.14: Sơ đồ mạchgiải mã 3 sang 8

2.4. Mạch giải mã BCD sang thập phân

Mạch gồm 4 bit ngõ vào là s BCD và 10 ngõ ra tượng trưng cho 10 s thập

62

Khơng c n bảng Karnaugh ta cĩ thể viết ngay các hàm xác định các ngõ ra:

Hình 7.15:Sơ đồ mạch giải mã BCD sang thập phân

2.5. Mạch giải mã BCD sang Led 7 đoạn

Đ y là lọai đèn dùng hiển thị các s từ 0 đến 9 đèn gồm 7 đọan a b c d e f g bên dưới m i đọan là một led (đèn nh ) hoặc một nhĩm led mắc song song (đèn lớn). Đèn LED 7 đoạn cĩ cấu tạo gồm 7 đoạn m i đoạn là 1 đèn LED.

Khi một t hợp các đọan cháy sáng sẽ tạo được một con s thập ph n từ 0 -

63

Hình 7.16

Tùy theo cách n i các Kathode ( Cat t) hoặc các Anode ( An t) c a các LED trong đèn mà người ta ph n thành 2 loại:

Loại Anode chung (H 7.17a) dùng cho mạch giải m cĩ ngõ ra tác động thấp.

Hình 7.17a: LED 7 đoạn loại Anode chung

Loại catod chung (H 7.17b) dùng cho mạch giải m cĩ ngõ ra tác động cao.

Hình 7.17b: LED 7 đoạn loại Kathode chung

Ứng với m i loại LED khác nhau ta cĩ một mạch giải m riêng. S đồ kh i c a mạch giải m LED 7 đoạn như hình sau:

Hình 7.18

 Xét mạch giải mã LED 7 đoạn loại Anode chung:

- Đ i với LED 7 đoạn loại anode chung hình 7.17a vì các Anode c a các đoạn LED được n i chung với nhau và đưa lên mức logic 1 ( 5V) nếu muốn đoạn LED nào tắt ta nối Kathode tƣơng ứng lên mức logic 1 (5V) và ngƣợc lại muốn đoạn LED nào sáng ta nối Kathode tƣơng xứng xuống mass ( mức logic 0).

Ví dụ: Để hiển thị s 0 ta n i Cathode c a đoạn LED “ g” lên mức 1 để đoạn “ g” tắt và n i Cathode c a các đoạn led a b c d f xu ng mass nên các đoạn này sẽ sáng và cho ta thấy s 0 ta cĩ bảng trạng thái như sau:

64

- Dùng bản đồ Karnaugh để rút gọn phư ng trình được viết ở dạng chính tắc 1(t ng c a các tích s ) hoặc dạng chính tắc 2 (tích c a các t ng s ) như sau:

 Phư ng trình logic c a ngõ ra (a):

+ Dạng chính tắc 2: aB D C. .( A C)( A)BDA B DC A . . + Dạng chính tắc 1: a CBA BCDA   Phư ng trình logic c a ngõ ra (b): + Dạng chính tắc 2: bC A B A B(  )(  )C AB( AB) + Dạng chính tắc 1: b CBA CB A  C A( B)  Phư ng trình logic c a ngõ ra (c): + Dạng chính tắc 2: cB AC + Dạng chính tắc 1: bB AC D  Phư ng trình logic c a ngõ ra (d): + Dạng chính tắc 2: d D A( B C B C)( D A)( B A C)( )

ABC D ABC D ABC D

      

  

+ Dạng chính tắc 1: dCB A DCBA CBA 

 Phư ng trình logic c a ngõ ra (e): + Dạng chính tắc 2: e(BA A C)(  ) + Dạng chính tắc 1: e C B A  Phư ng trình logic c a ngõ ra (f): + Dạng chính tắc 2: f (A B B C A B C D )(  )(   )  ABDACDBCD + Dạng chính tắc 1: f BAACDBCD  Phư ng trình logic c a ngõ ra (g) + Dạng chính tắc 2: gD A B B C B C(  )(  )(  ) BCDDCBA

65 + Dạng chính tắc 1: gABCDBCD

Tiến hành th c hiện tư ng t như trên ta cĩ thể th c hiện mạch giải m s

BCD sang Led 7 đoạn loại Katode chung.

2.6. Mạch giải mã BCD sang chỉ thị tinh thể lỏng (Liquid Crystal Displays - LCD)

LCD gồm 7 đoạn như led thường và cĩ chung một c c nền (backplane). Khi cĩ tín hiệu xoay chiều biên độ khoảng 3 - 15 VRMS và t n s khoảng 25 - 60 Hz áp gi a một đoạn và c c nền thì đoạn đĩ được tác động và sáng lên.

Trên th c tế người ta tạo hai tín hiệu nghịch pha gi a nền và một đoạn để tác động cho đoạn đĩ cháy sáng. Để hiểu được cách vận chuyển ta cĩ thể dùng IC 4511 kết hợp với các c ng EX-OR để thúc LCD (H 7.19). Các ngõ ra c a IC 4511 (Giải m BCD sang 7 đoạn tác động cao) n i vào các ngõ vào c a các c ng EX-

OR, ngõ vào cịn lại n i với tín hiệu hình vuơng t n s khoảng 40 Hz (t n s thấp

cĩ thể g y ra nhấp nháy) tín hiệu này đồng thời được đưa vào nền. Khi một ngõ ra mạch giải m lên cao ngõ ra c ng EX-OR cho một tín hiệu đảo pha với tín hiệu ở ền đoạn tư ng ứng xem như nhận được tín hiệu cĩ biên độ gấp đơi và sẽ sáng lên. Với các ngõ ra mạch giải m ở mức thấp ngõ ra c ng EX-OR cho một tín hiệu cùng pha với tín hiệu ở nền nên đoạn tư ng ứng khơng sáng.

 Người ta thường dùng IC CMOS với LCD vì hai lý do:

- CMOS tiêu thụ n ng lượng rất thấp phù hợp với việc dùng pin cho các thiết bị dùng LCD.

- Mức thấp c a CMOS đạt trị 0 và tín hiệu thúc LCD sẽ khơng chứa thành ph n một chiều tu i thọ LCD được kéo dài. (Mức thấp c a TTL khoảng 0 4 V thành ph n DC này làm giảm tu i thọ c a LCD).

Hình 7.19: Sơ đồ mạch giải mã BCD sang chỉ thị tinh thể lỏng

3. Mạch ghép kênh

3.1. Tổng quát

Mạch ghép kênh đa hợp (Multiplexer-MUX) là 1 dạng mạch t hợp cho phép chọn 1 trong nhiều đường ngõ vào song song (các kênh vào) để đưa tới 1 ngõ ra (gọi là kênh truyền n i tiếp). Việc chọn đường nào trong các đường ngõ vào do điều khiển bởi m s .

66

M s này là dạng s nhị ph n tuỳ t hợp s nhị ph n này mà ở bất kì thời điểm nào ch cĩ 1 ngõ vào được chọn và cho phép đưa tới ngõ ra.Các mạch ghép kênh thường gặp là 2 sang 1, 4 sang 1, 8 sang 1 … Nĩi chung là từ 2n sang 1.

Các mạch ghép kênh ít ngõ vào cĩ thể được kết hợp với nhau để tạo mạch ghép kênh nhiều ngõ vào. Ví dụ để tạo mạch ghép kênh 16:1 ta cĩ thể dùng IC 74LS150 hoặc các IC tư ng t nhưng cĩ 1 cách khác là ghép 2 IC 74LS151

Các d liệu nhị ph n nhiều bit chẳng hạn m ASCII word ... thường được xử lí song song tức là tất cả chúng được làm 1 lúc. Trong máy tính d liệu được di chuyển từ n i này đến n i khác cùng 1 lúc trên các đường dẫn điện song song gọi là các bus. Khi d liệu được truyền đi qua khoảng cách dài chẳng hạn hàng chục mét thì cách truyền song song khơng cịn thíchhợp vì t n nhiều đường d y g y nhiễu .... Lúc này mạch dồn kênh cĩ thể dùng như mạch chuyển đ i song song sang n i tiếp tư ng t như mạch ghi dịch mà ta đ xét ở ph n trước.

Các mạch dồn kênh với hoạt động logic như đ xét ở trước ngồi cách dùng để ghép nhiều đường ngõ vào cịn cĩ thể dùng để thiết kế mạch t hợp đơi khi rất dễ dàng vì : Khơng c n phải đ n giản biểu thức nhiều,thường dùng ít IC và dễ thiết kế.

3.2. Mạch ghép 2 kênh sang 1

Hình 7.20: Mạch ghép 2 kênh sang 1

Mạch điện logic:

Hình 7.21: Mạch ghép 2 kênh sang 1

3.3. Mạch ghép 4 kênh sang 1

67