3 .M ạch ghép kênh
4. Mạch tách kênh
Bộ chuyển mạch ph n kênh hay cịn gọi là tách kênh giải đa hợp (Demultiplexer) cĩ chức n ng ngược lại với mạch dồn kênh tức là : tách kênh truyền thành 1 trong các kênh d liệu song song tuỳ vào m chọn ngõ vào. Cĩ thể xem mạch tách kênh gi ng như 1 cơng tắc c khí được điều khiển chuyển mạch bởi m s . Tuỳ
theo mã s được áp vào ngõ chọn mà d liệu từ 1 đường sẽ được đưa ra đường nào
trong s các đường song song.
Các mạch tách kênh thường gặp là 1 sang 2 1 sang 4 1 sang 8 ...Nĩi chung từ 1 đường cĩ thể đưa ra 2nđường và s đường để chọn sẽ phải là n. Mục dưới sẽ nĩi đến mạch tách kênh 1 sang 4
4.2. Mạch tách kênh 1 sang 2
68
Hình 7.25
4.3. Mạch tách kênh 1 sang 4
Hình 7.26: Mạch tách kênh 1 sang 4
Mạch tách kênh từ 1 đường sang 4 đường nên s ngõ chọn phải là 2. Khi ngõ cho phép G ở mức 1 thì nĩ cấm khơng cho phép d liệu vào được truyền ra ở bất kì ngõ nào nên tất cả các ngõ ra đều ở mức 0.
Như vậy khi G = 0 BA = 00 d liệu S được đưa ra ngõ Y0 nếu S = 0 thì Y0 cũng bằng 0 và nếu S = 1 thì Y0 cũng bằng 1 tức là S được đưa tới Y0; các ngõ khác khơng đ i. Tư ng t với các t hợp BA khác thì l n lượt ra ở S sẽ là Y1, Y2, Y3
Biểu thức logic c a các ngõ ra sẽ là : 0 1 2 3 . . . . Y G B A S Y G BA S Y GB A S Y GBA S
Từ đ y cĩ thể dùng c ng logic để thiết kế mạch tách kênhnhư hình 4.48
69
5. Giới thiệu một số IC mã hĩa và giải mã thơng dụng.
5.1. IC giải mã
Khảo sát 74LS47 với mạch giải m ở trên ta cĩ thể dùng 74LS47. Đ y là IC giải m đồng thời thúc tr c tiếp led 7 đoạn loại Anode chung vì nĩ cĩ các ngõ ra c c thu để hở và khả n ng nhận dịng đ lớn. S đồ ch n c a IC và cấu trúc bên trong IC như hình sau:
Hình 7.28: Kí hiệu khối và chân ra 74LS47
Trong đĩ: - A1, A2 ,A3, A0 là các ngõ vào mã BCD - RBI là ngõ vào xố gợn sĩng - LT là ngõ thử đèn - BI/RBO là ngõ vào xố - Từ a tới g là các ngõ ra (c c thu để hở)
Hoạt động c a IC được tĩm tắt theo bảng dưới đ y:
Nhận thấy các ngõ ra mạch giải m tác động ở mức thấp (0) thì led tư ng ứng sáng. Ngồi 10 s từ 0 đến 9 được giải m mạch cũng cịn giải m được 6 trạng thái
70
khác ở đ y khơng dùng đến. Để hoạt động giải m xảy ra bình thường thì chân LT và BI/RBO phải ở mức cao.Mu n thử đèn led để các led đều sáng hết thì kéo ch n LT xu ng thấp (ghi chú 5)Mu n xố các s (tắt hết led) thì kéo ch n BI xu ng thấp.
Khi c n giải m nhiều led 7 đoạn ta cũng cĩ thể ghép nhiều t ng IC mu n xố s 0 vơ nghĩa ở trước thì n i ch n RBI c a t ng đ u xu ng thấp khi này ch n ra RBO cũng xu ng thấp và được n i tới t ng sau nếu mu n xố tiếp s 0 vơ nghĩa c a t ng đĩ. Riêng t ng cu i cũng thì RBI để tr ng hay để mức cao để vẫn hiển thị s 0 cu i cùng.
Ví dụ: H y xem một ứng dụng c a mạch giải m led 7 đoạn hình 7.29:
Hình 7.29: Ứng dụng giải mã 74LS47
5.2.Một số IC ghép kênh hay dùng
Hình 7.30: Kí hiệu khối của một số IC dồn kênh hay dùng
74LS151 cĩ 8 ngõ vào d liệu 1 ngõ vào cho phép G tác động ở mức thấp 3 ngõ vào chọn C B A ngõ ra Y cịn cĩ ngõ đảo c a nĩ là Y. Khi G ở mức thấp nĩ cho phép hoạt động ghép kênh m chọn CBA sẽ quyết định 1 trong 8 đường d liệu được đưa ra ngõ Y. Ngược lại khi G ở mức cao mạch khơng được phép nên Y= 0 bất chấp các ngõ chọn và ngõ vào d liệu.
74LS153 gồm 2 bộ ghép kênh 4:1 cĩ 2 ngõ vào chọn chung BA m i bộ cĩ ngõ cho phép riêng ngõ vào và ngõ ra riêng. Tư ng t ch khi G ở mức 0 ngõ Y mới gi ng 1 trong các ngõ vào tuỳ m chọn.
74LS157 gồm 4 bộ ghép kênh 2:1 cĩ chung ngõ vào cho phép G tác động ở mức
thấp chung ngõ chọn A. Ngõ vào d liệu 1I0 1I1 cĩ ngõ ra tư ng ứng là 1Y ngõ vào d liệu 2I0 2I1 cĩ ngõ ra tư ng ứng là 2Y … Khi G ở thấp và A ở thấp sẽ cho d liệu vào ở ngõ nI0 ra ở nY(n = 1 2 3 4) cịn khi A ở cao sẽ cho d liệu vào ở nI1 ra ở nY. Khi = 1 thì Y = 0.
5.3. Một số IC giải mã tách kênh hay dùng
Khảo sát IC tách kênh/giải m tiêu biểu 74LS138, 74LS138 là IC MSI giải m 3 đường sang 8 đường hay tách kênh 1 đường sang 8 đường thường dùng và cĩ hoạt động logic tiêu biểu thường được dùng như mạch giải m địa ch trong các mạch điều khiển và trong máy tính.
71
Hình 7.31: Kí hiệusơ đồ khối và chân ra của 74LS138
Trong đĩ:
- A0 A1 A2 là 3 đường địa ch ngõ vào
- E1 E2 là các ngõ vào cho phép (tác động mức thấp) - E3 là ngõ vào cho phép tác động mức cao
- O0 đến O7 là 8 ngõ ra (tác động ở mức thấp ) - Hoạt động giải m như sau :
Đưa d liệu nhị ph n 3bit vào ở C B A(LSB) lấy d liệu ra ở các ngõ O0 đến O7; ngõ cho phép E2 và E3 đặt mức thấp ngõ cho phép E1 đặt ở mức cao. Chẳng hạn khi CBA là 001 thì ngõ O1 xu ng thấp cịn các ngõ ra khác đều ở cao.
- Hoạt động tách kênh:
D liệu vào n i tiếp vào ngõ E2 hay E3 (với ngõ cịn lại đặt ở thấp). Đặt G = 1 để cho phép tách kênh. Như vậy d liệu ra song song vẫn lấy ra ở các ngõ O0 đến O7. Chẳng hạn nếu m chọn là 001thì d liệu n i tiếp S sẽ ra ở ngõ O1 và khơng bị đảo.
Mở rộng đường giải m : 74LS138 dùng thêm 1 c ng đảo cịn cho phép giải m địa ch từ 5 sang 32 đường. Hình 7.32 ghép n i như sau:
Hình 7.32: Ghép 4 IC 74LS138 để cĩ mạch giải mã 5 đường sang 32 đường
5.4. Mạch ghép kênh
Khảo sát IC 4051như hình 7.33
Khi dồn kênh d liệu vào ch n COM OUT/IN ra ở 3 kênh CHANNEL I/O từ 0 đến 7. Ngược lại khi tách kênh thì d liệu song song vào các ch n CHANNEL I/O đến 7 và ra ở ch n COM OUT/IN;3 ngõ chọn là A B C.
72
Hình 7.33: Cấu trúc mạch của 4051
6. Tính toán, lắp ráp một số mạch ứng dụng cơ bản
6.1. Mạch ghép kênh
Các mạch ghép kênh ít ngõ vào cĩ thể được kết hợp với nhau để tạo mạch ghép kênh nhiều ngõ vào. Ví dụ để tạo mạch ghép kênh 16:1 ta cĩ thể dùng IC 74LS150 hoặc các IC tư ng t nhưng cĩ 1 cách khác là ghép 2 IC 74LS151.
73
Hình 7.34: Hai cách mở rộng kênh ghép 16 sang 1 từ IC74LS151 (74LS151 là IC dồn kênh 8 sang 1)
6.2. Dùng mạch ghép kênh để thiết kế tổ hợp
Các mạch ghép kênh với hoạt động logic ngồi cách dùng để ghép nhiều đường ngõ vào cịn cĩ thể dùng để thiết kế mạch t hợp đơi khi rất dễ dàng vì :
- Khơng c n phải đ n giản biểu thức nhiều. - Thường dùng ít IC.
- Dễ thiết kế.
- Bài tốn thiết kế mạch t hợp như bảng dưới đ y cho thấy rõ h n điều này. Ví dụ: Thiết kế mạcht hợp th a bảng trạng thái như sau:
Từ bảng trạng thái ta cĩ biểu thức logic là :
Y CBA CBA CB A CB A
Đ y là biễu thức thuộc dạng t ng c a các tích. Như cách thiết kế ở trước ta sẽ sử dụng các c ng logic gồm 3 c ng NOT 4 c ng NAND 1 c ng OR cịn nếu chuyển sang dùng tồn c ng NAND khơng thì phải c n tới 3 c ng NAND 2 ngõ vào 4 c ng NAND 3 ngõ vào và 1 c ng NAND 4 ngõ vào chưa kể là phải đ n giản biểu thức nếu cĩ thể trước khi th c hiện.
Sử dụng IC dồn kênh 8 sang 1. 3 ngõ vào A B C sẽ được n i tới 3 ngõ chọn c a IC c n cứ vào thứ t t hợp trong bảng nếu Y là 0 thì sẽ phải n i ngõ vào ghép kênh tư ng ứng xu ng mass cịn nếu Y là 1 thì n i ngõ vào ghép kênh tư ng ứng lên nguồn
74
(cĩ thể qua R giá trị 1K). Hình 7.35 sẽ minh hoạ cho cách n i trên và nếu kiểm tra lại sẽ thấy mạch hồn tồn thoả điều kiện đề ra c a bài tốn.
Hình 7.35
YÊU CẦU VỀ ĐÁNH GIÁ KẾT QUẢ HỌC TẬP BÀI 4
Nội dung:
+ Về kiến thức: Trình bày được khái niệm và ph n biệt s khác nhau gi a các mạch m hĩa và các giả m hiểu được chức n ng c a các họ c a IC
+ Về kỹ n ng: sử dụng thành thạo các dụng cụ đo để đo được các ch n tín hiệu điện áp ở ngõ vào –ra c a IC lắp ráp một s mạch c bản ....
+ N ng l c t ch và trách nhiệm: Đảm bảo an tồn và vệ sinh cơng nghiệp. Phư ng pháp:
+ Về kiến thức: Được đánh giá bằng hình thức kiểm tra viết trắc nghiệm.
+ Về kỹ n ng: Đánh giá kỹ n ng th c hành đo được các thơng s trong mạch điện theo yêu c u c a bài lắp ráp một s mạch c bản
+ N ng l c t ch và trách nhiệm: T m cẩn thận chính xác ng n nắp trong cơng việc.
75
BÀI 05: HỌ VI MẠCH TTL – CMOS Mã bài: MH15-05 Mã bài: MH15-05
Giới thiệu:
Trong quá trình phát triển c a cơng nghệ chế tạo mạch s ta cĩ các họ: RTL (Resistor-transistor logic), DCTL (Direct couple-transistor logic), RCTL (Resistor-Capacitor-transistorlogic), DTL (Diod-transistor logic), ECL (Emitter- couple logic) v.v.... Đến b y giờ tồn tại hai họ cĩ nhiều tính n ng kỹ thuật cao như thời trễ truyền nh tiêu hao cơng suất ít đĩ là họ TTL (transistor-transistor logic) dùng cơng nghệ chế tạo BJT và họ MOS (Cơng nghệ chế tạo MOS - Gồm các IC s dùng cơng nghệ chế tạo c a transistor MOSFET loại t ng kênh N và kênh P.Với transistor kênh N ta cĩ NMOS transistor kênh P ta cĩ PMOS và nếu dùng cả hai loại transistor kênh P & N ta cĩ CMOS).
Mục tiêu:
- Trình bày được cấu trúc các đặc tính c bản c a các loại IC s - Trình bày được các phư ng thức giao tiếp gi a các loại IC s . - Lắp ráp sửa ch a đo kiểm được một s mạch ứng dụng c bản
- Rèn luyện tính tỷ m chính xác an tồn và vệ sinh cơng nghiệp
Nội dung:
1. Cấu trúc và thơng số cơ bản của TTL 1.1. Cơ sở của việc hình thành cổng logic họ TTL
Trước khi đi vào cấu trúc c a mạch TTL c bản xét một s mạch điện ( H.8.1) cũng cĩ khả n ng th c hiện chức n ng logic như các c ng logic trong vi mạch TTL:
Hình 8.1a: Cổng DR Hình 8.1b: Cổng RTL
Hình 8.1c: Cổng NAND DTL
Mạch ở hình 8.1a hoạt động như một c ng AND. Thật vậy ch khi cả hai đ u A và B đều n i với nguồn tức là để mức cao thì cả hai diode sẽ ngắt do đĩ áp đ u ra Y sẽ phải ở mức cao. Ngược lại khi cĩ bất cứ một đ u vào nào ở thấp thì sẽ cĩ diode dẫn áp trên diode cịn 0 6V hay 0 7V do đĩ ngõ ra Y sẽ ở mức thấp.
Tiếp theo là một mạch th c hiện chức n ng c a một c ng logic bằng cách sử dụng trạng thái ngắt dẫn c a transistor (hình 8.1b).
Hai ngõ vào là A và B, ngõ ra là Y.
Ph n c c từ hai đ u A B để Q hoạt động ở trạng tháingắt và dẫn b o hồ
76 A = 0, B = 1 Q dẫn b o hồ Y = 0
A = 1, B = 0 Q dẫn b o hồ Y = 0
A = 1, B = 1 Q dẫn b o hồ Y = 0
Cĩ thể tĩm tắt lại hoạt động c a mạch qua bảngtrạng tháidưới đ y
A B Y 0 0 1 1 0 1 0 1 1 0 0 0
B y giờ để cĩ c ng logic loại DTL ta thay hai R bằng hai diode ở ngõ vào (hình 8.1c)
Khi A ở thấp B ở thấp hay cả 2 ở thấp thì diode dẫn làm transistor ngắt do đĩ ngõ ra Y ở cao.
Khi A và B ở cao thì cả hai diode ngắt => Q dẫn => y ra ở thấp
Rõ ràng đ y là 1 c ng NAND dạng DTL (diode ở đ u vào và transistor ở đ u ra) Các mạch RTL DTL ở trên đều cĩ khả n ng th c hiện chức n ng logic nhưng ch được sử dụng ở dạng đ n lẻ khơng được tích hợp thành IC chun dùng bởi vì ngồi chức n ng logic c n phải đảm bảo người ta cịn quan t m tới các yếu t khác như :
T c độ chuyển mạch (mạch chuyển mạch nhanh và hoạt động được ở t n s cao khơng).
T n hao n ng lượng khi mạch hoạt động (mạch nĩng tiêu tán mất n ng lượng dưới dạng nhiệt).
Khả n ng giao tiếp và thúctải thúc mạch khác.
Khả n ng ch ng các loại nhiễu khơng mong mu n x m nhập vào mạch làm sai mức logic.
Chính vì thế mạch TTL đ ra đời thay thế cho các mạch loại RTL DTL. Mạch TTL ngồi transistor ngõ ra như ở các mạch trước thì nĩ cịn sử dụng cả các transistor đ u vào thêm một s cách n i đặc biệt khác nhờ đĩ đ đảm bảo được nhiều yếu t đ đề ra.
1.2. Cấu trúc cơ bản của TTL
1.2.1. Cấu trúc của một mạch logic TTL cơ bản
Lấy c ng NAND 3 ngõ vào làm thí dụ để thấy cấu tạo và vận hành c a một c ng c bản c a TLL như hình 8.2
Hình 8.2: Mạch logic TTL cơ bản
Khi một trong các ngõ vào A B C xu ng mức khơng T1 dẫn đưa đến T2 ngưng ngõ ra Y lên cao; khi cả 3 ngõ vào lên cao, T1 ngưng T2 dẫn T3dẫn ngõ ra Y xu ng thấp. Đĩ chính là kết quả c a c ng NAND.
77
Tụ CL trong mạch chính là tụ k sinh tạo bởi s kết hợp gi a ngõ ra c a mạch (t ng thúc) với ngõ vào c a t ng tải khi mạch hoạt động tụ sẽ nạp điện qua R4 (lúc T3 ngưng) và nạpđiện qua T3 khi transistor này dẫn do đĩ thời gian trễ truyềnc a mạch quyết định bởi R4 và C1 , khi R4 nh mạch hoạt động nhanh nhưng cơng suất tiêu thụ lúc đĩ lớn mu n giảm cơng suất phải t ng R4 nhưng như vậy thời gian trễ truyền sẽ lớn h n (mạch giao hốn chậm h n). Để giải quyết khuyết điểm này đồng thời th a m n một s yêu c u khác người ta đ chế tạo các c ng logic với các kiểu ngõ ra khác nhau.
- Các kiểu ngõ ra
Ngõ ra Totempole
Hình 8.3: Mạch logic cĩ ngõ ra Totempole
Theo mạch như hình 8.3, R4 trong mạch c bản được thay thế bởi cụm T4, RC, và Diod D trong đĩ Rc cĩ trị rất nh khơng đáng kể. T2 b y giờ gi vai trị mạch đảo pha: khi T2 dẫn thì T3 dẫn và T4 ngưng Y xu ng thấp khi T2 ngưng thì T3 ngưng và T4 dẫn ngõ ra Y lên cao. Tụ CL nạp điện qua T4 làm cho T4 dẫn, kéo theo T3 (dẫn) thời hằng mạch rất nh và kết quả là thời trễ truyền nh . Ngồi ra do T3 & T4 luân phiên ngưng tư ng ứng với 2 trạng thái c a ngõ ra nên cơng suất tiêu thụ giảm đáng kể. Diod D cĩ tác dụng n ng điện thế c c B c a T4 lên để bảo đảm khi T3 ngưng.
Mạch này cĩ khuyết điểm là khơng thể n i chung nhiều ngõ ra c a các c ng khác nhau vì cĩ thể g y hư h ng khi các trạng thái logic c a các c ng này khác nhau.
Ngõ ra cực thu để hở
- Cho phép kết n i các ngõ ra c a nhiều c ng khác nhau nhưng khi sử dụng phải mắc một điện trở từ ngõ ra lên nguồn Vcc, gọi là điện trở kéo lên, trị s c a điện