Bài 4 FLIP-FLOP
2.2. Flip – Flop J –K
Cấu trúc mạch logic như hình 4.7 a,b.
Hình 4.7a: Ký hiệu FF J-K
Ck J K QK
0 0 Q ( nhớ)
0 1 0 ( xóa)
1 0 1( lập)
1 1
Q(thay đổi trạng thái theo mỗi xung nhịp) Hình 4.8 : Bảng trạng thái FF J-K Trong đó: - J, K là các ngõ vào dữ liệu. - Q, Q là các ngõ ra. - Ck là tín hiệu xung đồng bộ - QK là trạng thái ngõ ra Giải thích hoạt động của FF J-K theo bảng trạng thái hình 3.8:
Khi chưa có CK tức CK = 0 thì bất chấp ngõ vào J, K trạng thái ngõ ra sau tầng thứ 1 là 1 ta có Qk = Q tức trạng thái trước đó của mạch.
Ta xét các trường hợp khi có xung CK
Trường hợp J = 0, K = 0 tương tự như trên ta cũng có Qk = Q như hình 4.9
Hình 4.9
Trường hợp J = 1, K = 0.
Hình 4.10
+ Giả sử Q = 1 trạng thái của mạch như hình 4.11
Hình 4.11
Khi có xung mạch khơng đổi trạng thái tức Qk = Q = 1. Ta thấy rằng khi J = 1, K = 0 khi có xung đồng hồ( xung clock) tác động trạng thái ngõ ra bắt buộc là Qk = 1
Trường hợp J = 0, K = 1 lý luận tương tự ta được Qk = 1 Trường hợp J = 1, K = 1.
+ Giả sử Q = 0 khi có xung mạch sẽ đổi trạng thái như hình 4.12
Hình 4.12
+ Giả sử Q = 1 khi có xung tương tự mạch sẽ đổi trạng thái như hình 4.13
Hình 4.13
Ta thấy trường hợp này mạch luôn thay đổi trạng thái so với trước đó khi có xung tác động Qk = Q
* Giải thích hoạt động của Flip – Flop J-K theo dạng sóng tín hiệu như hình 4.14 - Giả sử ban đầu J = K = 0, Q = 1 thì Q0 = 1
Tại cạnh lên thứ nhất của xung CK xuất hiện, J = 0, K = 1 thì FF bị xóa về trạng thái Q = 0.
Tại cạnh lên thứ hai của xung CK xuất hiện, J = 1, K = 1 thì FF bị lật trạng thái so với trạng thái trước đó Q = 1.
Tại cạnh lên thứ ba của xung CK xuất hiện, J = 0, K = 0 thì FF vẫn giữ nguyên trạng thái trước đó Q =1.
Tại cạnh lên thứ tư của xung CK xuất hiện, J = 0, K = 0 đây là điều kiện thiết lập Q = 1, tuy nhiên trước đó Q = 1 nên trạng thái này được giữ nguyên.
Tại cạnh lên kế tiếp của xung CK xuất hiện, J = 1, K = 1 thì FF bị lật trạng thái trước đó làm cho Q = 0.
Hình 4.14