Cuối cùng xét sự ảnh hưởng của điện trở ký sinh. Điện trở ký sinh tăng thì dòng ngắn mạch và thế hở mạch đều tăng. Điều này cho thấy rằng điện trở ký sinh đặc trưng cho dòng dò của linh kiện (hay sự mất mát dòng quang), nếu Rsh càng lớn thì dòng dò càng nhỏ dẫn đến sự mất mát sẽ thấp. Do đó, hiệu suất và hệ số điền đầy tăng đáng kể khi điện trở ký sinh tăng.
Tóm lại, trên đây chúng tôi đã khảo sát và mô phỏng sự ảnh hưởng của môi trường và tính chất điện của vật liệu lên các tham số của pin và đã chỉ ra được các nguyên nhân dẫn đến các thay đổi giá trị của tham số dựa trên mô hình mô phỏng một diode. Sau đây, dựa trên dữ liệu thực nghiệm, chúng tôi tiếp tục khảo sát làm rõ sự ảnh hưởng của lớp đệm lên tính chất điện của pin đặc trưng bằng hai tham số Rs và Rsh cũng như đường đặc trưng . Chúng tôi cũng khảo sát sự ảnh hưởng của độ dày lớp đệm lên hiệu suất và hệ số điền đầy của pin.
5.2. Nghiên cứu sự ảnh hƣởng của độ dày lớp đệm lên các thông số của pin mặt trời hữu cơ đa lớp
Trong phần này chúng tôi xin đưa ra kết quả và giải thích sự ảnh hưởng của độ dày lớp đệm lên đường đặc trưng cũng như các thông số của pin như hiệu suất,
hệ số điền đầy, điện trở nội và điện trở ký sinh. Để nghiên cứu sự ảnh hưởng này, chúng tôi sử dụng kỹ thuật mô phỏng và phương pháp số để tính toán các tham số từ đường thực nghiệm. Ở đây, chúng tôi sử dụng phương pháp của Ortiz-Conde dựa trên hàm Lambert [14] để tính toán các thông số một cách hiệu quả [34].
Để khẳng định lại sự chính xác của phương pháp chúng tôi sử dụng một kết quả thực nghiệm để kiểm chứng và so sánh với các phương pháp khác hình 5.6 [21].
Bảng 5.6: Các giá trị Rs và Rsh được tính toán từ 3 phương pháp khác nhau
Điện trở Phương pháp đang sử dụng
Phương pháp tối thiểu Phương pháp 5 điểm
Rs (Ω) 5.56 6.21 0.804
Rsh (Ω) 206.5 203.25 221.73
Hình 5.7: Đường mô phỏng từ kết quả của ba phương pháp và đường dữ liệu thực nghiệm
Để nghiên cứu sự ảnh hưởng của độ dày lớp đệm lên các tham số của pin, chúng tôi sử dụng số liệu thực nghiệm của Irwin về pin mặt trời hữu cơ cấu trúc glass/ITO/NiO/PEDOT:PSS/-P3HT:PCBM/LiF/Al với NiO đóng vai trò là lớp đệm anode hình 5.8.
Hình 5.8: Đường đặc trưng J-V thay đổi theo độ dày lớp NiO thực nghiệm (a) và dữ liệu mô phỏng (b)
Từ đường thực nghiệm, chúng tôi đã tính được các thông số của pin xem bảng 5.7. Hình 5.8b cho biết các đường đặc trưng sau khi mô phỏng lại từ các thông số tính được và cho thấy xu hướng và hình dạng giống với dữ liệu thực nghiệm. Hình 5.9 cho ta cái nhìn chi tiết hơn về tương quan của hai đường thực nghiệm và mô phỏng theo từng độ dày lớp NiO.
Hơn nữa, các giá trị tính được có độ chính xác rất gần với giá trị đo thực nghiệm đặc biệt là hệ số điền đầy và hiệu suất chuyển đổi năng lượng xem bảng 5.7 và 5.8. Ta thấy rằng khi so sánh hai bảng giá trị thực nghiệm và tính toán, hiệu suất và hệ số điền đầy cực đại đều xuất hiện tại lớp NiO có độ dày là 10 nm với hiệu suất tính toán là 4.9 % và 5.16 % là thực nghiệm. Trong khi đó hệ số điền đầy có độ chính xác tương đối cao là 0.678 của mô phỏng và 0.693 của thực nghiệm. Tuy nhiên, với phương pháp chúng tôi đưa ra chương trình còn có khả năng tính được các tham số thể hiện tính chất điện là hai điện trở Rs và Rsh. Tại độ dày NiO cho hiệu suất và hệ số điền đầy cực đại, Rs và Rsh cho các giá trị lần lượt là 1.4 Ω và 3960.108 Ω.
Bảng 5.7: Giá trị tham số sau khi tính toán với PMT có lớp đệm NiO
Độ dày lớp đệm NiO Rs (Ω) Rsh (Ω) FF PCE (%) Sai số thực nghiệm (%) FF PCE 05 nm 1.100 584.948 0.636 4.5 0.47 5.3 10 nm 1.400 3960.108 0.678 4.9 2.1 5 20 nm 5.771 588.501 0.588 2.8 6.5 5.4 43 nm 8.585 486.750 0.544 2.4 3.8 5.9 77 nm 9.341 554.866 0.542 2.2 8.8 3
Bảng 5.8: Giá trị thông số của bài báo với PMT có lớp đệm NiO
Độ dày lớp đệm NiO VOC (V) JSC (mA/cm2) FF PCE (%) 05 nm 0.634 11.5 0.633 4.75 10 nm 0.638 11.3 0.693 5.16 20 nm 0.591 8.83 0.552 2.96 43 nm 0.586 8.09 0.524 2.55 77 nm 0.581 7.49 0.498 2.23