CHƯƠNG 3 : TÍNH TOÁN GIÁ TRỊ LINH KIỆN VÀ THIẾT KẾ VẬT LÝ
3.5 Mạch điều khiển tín hiệu đầu ra
3.5.4 Thiết kế vật lý mạch điều khiển tín hiệu đầu ra
Hình 3.60 Mạch điều khiển tín hiệu đầu ra
Hình 3.61 Phác thảo thiết kết vật lý mạch điều khiển tín hiệu đầu ra
- Phác thảo thiết kế được đặt theo chiều dọc để tối ưu việc đi dây.
- Khối 2 được sắp xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa các cặp thiết bị P3 – P4, và N0 – N1.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ xung quanh.
3.5.4.2 Đi dây
Hình 3.62 Đi dây tín hiệu quan trọng khối điều khiển tín hiệu đầu ra
- Hai cặp tín hiệu INN – INP, PADP – PADN được đi dây đối xứng. Đi dây nguồn/đất
Hình 3.63 Đi dây cho nguồn/đất khối điều khiển tín hiệu đầu ra
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá. 3.4.5.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
DRC_INT LVS_INT ERC DRC
tapeout
DRC_DP colored tapeout
LVS tapeout
BỎ QUA PASS PASS BỎ QUA BỎ QUA PASS
Bảng 3.4 Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra
Hình 3.64 Kết quả kiểm tra DRC_INT Hình 3.65 Kết quả kiểm tra LVS_INT
Hình Kết quả kiểm tra DRC Hình Kết quả kiểm tra LVS
Hình 3.66 Kết quả kiểm tra DRCtapeout Hình 3.67 Kết quả kiểm tra LVS_tapeout
Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout
Kết quả kiểm tra DRC còn một số lỗi mật độ tối thiểu của kim loại mức 1 và poly, những lỗi này sẽ được sửa ở thiết kế vật lý toàn mạch. Do đó nó có thể được bỏ qua ở mức thiết kế vật lý hiện tại.