Khối DPLL có chức năng khôi phục clock từ dữ liệu, nó khôi phục lại clock sao cho sườn dương của clock chốt vào đúng giữa dữ liệu. Chất lượng dữ liệu thu về được đánh giá qua mẫu mắt của nó, mẫu mắt được tạo ra bằng cách lấy mẫu giá trị trên miền thời gian của tín hiệu băng gốc (sau lọc thu băng gốc, trước lấy mẫu quyết định bit truyền là 1 hay 0) và chồng các khung (có độ dài là một số symbol nhất định) lên nhau. Ví dụ: Nếu lấy mẫu tín hiệu tại tốc độc 10 mẫu /giây và muốn xem một khung có độ dài 2 symbol thì chúng ra sẽ cắt tín hiệu mỗi 20 mẫu 1 khung và chồng lặp các khung đó lên nhau theo thời gian. Các tín hiệu chồng lặp lên nhau đó sẽ mang nhiều thông tin và được gọi là biểu đồ mắt. Nó rất quan trọng trong việc xác định điểm lấy mẫu tối ưu, là điểm mà ít nhạy cảm với nhiễu, tạp âm, rung pha nhất và có độ quyết định an toàn là cao nhất.
Với biểu mắt tín hiệu QPSK trên ta thấy mắt mở nhất tại đỉnh của tín hiệu và vì vậy đây chính là điểm lấy mẫu tín hiệu tốt nhất. Vì thế khối lấy mẫu được thiết kế để lấy mẫu tại đỉnh của tín hiệu băng gốc. Ta thấy rằng, dữ liệu sau vòng khóa pha Costas sẽ có Jitter, do vậy nếu Clock mà chốt dữ liệu tại vùng hay sảy ra Jitter thì các bit sẽ bị quyết định sai. Do vậy trường hợp lý tưởng nhất là tín hiệu clk sẽ chốt dữ liệu tại chính giữa dữ liệu, lỗi sẽ sảy ra khi độ Jitter của clk lớn hơn 0.5 chu kỳ bit.
Hình 3.14: Quá trình khôi phục dữ liệu và định thời
Kỹ thuật hay dùng hiện nay trong thiết kế một bộ DPLL là dùng giải pháp Oversampling, nghĩa là ta dùng nhiều clk với pha khác nhau (hay nói cách khác là sử dụng một clk có tần số rất cao) để lấy mẫu dữ liệu, trên cơ sở đó phát hiện sườn của dữ liệu và quyết định xem clk nào có pha sao cho sườn chốt vào khoảng chính giữa dữ liệu. Từ sơ đồ khối bộ giải điều chế QPSK, tín hiệu trên cả hai nhánh I và Q đều được đưa tới bộ lọc Matched Filter (MF) và lấy mẫu lại với tốc độ symbol. Bộ lọc phối hợp đơn giản là một bộ lọc FIR với đáp ứng xung được phối hợp với xung đã được phát đi.
- Nếu ta xem xét sóng hình vuông thể hiện trên hình 3.15 là tín hiệu đồng pha (vuông pha) đã được khôi phục (tức là ta đã phát đi chuỗi dữ liệu [+1, − 1, +1, − 1, . . . ]) và sau đó lấy mẫu tại bất kỳ điểm nào (khác các thời điểm chuyển symbol) thì đều cho kết quả đúng.
Hình 3.15: Tín hiệu đã được khôi phục không có nhiễu
Hình 3.16: Tín hiệu đã được khôi phục có nhiễu
- Tuy nhiên trong trường hợp có nhiễu thì dạng sóng thu được có thể quan sát được như hình 3.16. Trong trường hợp này, việc lấy mẫu tại bất kỳ thời điểm nào khác với thời điểm chuyển đổi các symbol không đảm bảo được rằng sự quyết định tín hiệu nào đã được phát đi là đúng như trường hợp không có nhiễu ở trên. Bằng việc tính trung bình trong từng khoảng chu kỳ của một symbol chúng ta có thể đưa ra được sự đánh giá đúng hơn về bit dữ liệu nào đã được phát đi. Vì vậy bộ lọc Matched filter tốt nhất ở đây là một bộ lọc trung bình (Median Filter).
Hình 3.18: Đầu ra bộ lọc trung bình của tín hiệu có nhiễu
Chú ý rằng cả hai trường hợp đầu ra của bộ lọc phối hợp có các đỉnh mà tại đó bộ lọc phối hợp lấy chính xác symbol và đỉnh dương cho biết +1 đã được phát, tương tự đỉnh âm cho biết -1 được phát. Mặc dù ở đây vẫn nhiễu như trong hình 3.18 tuy nhiên các đỉnh này rất dễ xác định được và đưa ra sự đánh giá về dữ liệu (+1, -1) chính xác hơn nhiều so với việc lấy mẫu tín hiệu mà không cho qua lọc trung bình.
Để khôi phục định thời để chốt dữ liệu, ta ứng dụng giải pháp Oversampling, nghĩa là dùng một clk cao hơn nhiều lần (ít nhất là 16 lần và càng cao càng tốt) tốc độ dữ liệu cần khôi phục để lấy mẫu dữ liệu đầu vào và xử lý. Về cơ bản, dựa theo nguyên lý vòng khóa pha PLL.
Bit cao nhất của symbol sau khi được lọc phối hợp được đưa vào đầu vào Datain của mạch khôi phục định thời DPLL. Bộ tách sóng pha sẽ phát hiện tín hiệu sớm hay muộn so với pha của bộ dao động DCO (Digital Controlled Oxilator – Nguyên lý tương tự như NCO), thông tin về pha sẽ điều khiển tăng hay giảm tần số của DCO. Khi mạch vòng DPLL đã khóa pha thì bit cao nhất của DCO sẽ được lấy ra để chốt dữ liệu. Bộ tách sóng pha Alexander (Alexander Phase Detector) thường được sử dụng trong việc khôi phục định thời và dữ liệu từ chuỗi bit nối tiếp bởi vì nguyên lý đơn giản và việc thực thi trên FPGA đơn giản. Sơ đồ khối như hình 3.19.
Kết quả X và Y cho phép điều chỉnh tăng hay giảm tần số DCO, X và Y được đưa qua bộ lọc thông thấp để loại bỏ nhiễu. Trong phần này, bộ lọc đơn giản là việc có bao nhiêu sự kiện X hoặc Y để quyết định điều chỉnh DCO. Trong luận văn này, do tín hiệu là lý tưởng không chịu tác động của môi trường truyền sóng nên bộ lọc được thiết kế khi có hai sự kiện liên tiếp giống nhau của X hoặc Y thì cho phép điều chỉnh DCO. Điều khiển DCO đơn giản là tăng hay giảm bộ đếm để tạo ra tần số tăng hay giảm, tương tự phần tích lũy pha của bộ dao động NCO
Hình 3.20: Sơ đồ nguyên lý làm việc bộ tách sóng pha
Hình trên ta thấy rằng, dữ liệu thu được từ symbol thu bằng khối Slicer. Clock khôi phục được có sườn dương chốt vào chính giữa dữ liệu.