Mục đích thiết kế bộ điều chế và giải điều chế QPSK số dùng trong các thiết bị thông tin vô tuyến để đánh giá khả năng đồng bộ của vòng khóa pha số DPLL. Chương 3 đã tập trung thiết kế và triển khai bộ điều chế - giải điều chế thực hiện bằng phần mềm Verilog trên chip FPGA XC3S500E của Xilinx để thực hiện mềm hóa bộ điều chế số QPSK. Mô phỏng kết quả, thiết kế phần cứng FPGA để thử nghiệm. Nghiên cứu ứng dụng các thuật toán xử lý tín hiệu số hiện đại như kỹ thuật xử lý đa tốc độ, kỹ thuật tổng hợp tần số trực tiếp, trên cơ sở đó thiết kế bộ điều chế và giải điều chế QPSK trên FPGA. Chương 3 đã hoàn thành được các mục tiêu và nội dung chủ yếu, đã nghiên cứu phân tích kỹ thuật DPLL cho sơ đồ giải điều chế tín hiệu QPSK, làm chủ một số kỹ thuật như kỹ thuật lập trình FPGA như lập trình thiết kế bộ tổ hợp tần số trực tiếp DDS, thiết kế các bộ lọc số FIR, CIC, lọc vòng, thiết kế các bộ trộn tín hiệu, kỹ thuật thiết kế sử dụng ADC, DAC dải rộng tốc độ cao. Kết quả thiết kế được kiểm tra bằng thực nghiệm. Tuy nhiên do thời gian và điều kiện thiết kế hạn chế, để kết quả thiết kế có điều kiện hoàn thiện và đưa vào ứng dụng thực tiễn cần kiểm tra điều chỉnh lại các tham số, tối ưu lại thiết kế và bổ sung một số khối chức năng quan trọng của vô tuyến số hiện nay như mã hóa phát hiện sửa lỗi, AGC số dải rộng...
KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU TIẾP THEO
Thiết kế được dựa trên các mô hình hệ thống vô tuyến có cấu hình mềm. Nhiều thiết bị hiện nay đã chứng minh khả năng thực tế của mô hình này: Thiết bị thu phát SunSDR2, thu giám sát dải tần HF Perseus...
Sản phẩm hoàn thiện sẽ mở ra hướng thiết kế, chế tạo triển khai và sử dụng, ứng dụng trong nhiều lĩnh vực khác nhau của hệ thống thông tin vô tuyến trong quân sự:
- Tạo được hệ thống máy vô tuyến với nhiều chức năng khác nhau: Nhiều dạng điều chế, nhiều băng tần, nhiều dịch vụ như truyền thoại, truyền dữ liệu, nhảy tần, tự động xác lập đường truyền ALE...
- Hiện nay, trang bị vô tuyến quân sự thường chỉ được sử dụng trong dải tần sóng ngắn hoặc sóng cực ngắn. Kết quả thiết kế sẽ mở ra hướng mới trong việc tạo ra thiết bị vô tuyến làm việc trong toàn dải tần sóng ngắn và sóng cực ngắn. Từ đó tăng tính linh hoạt trong sử dụng hệ thống thông tin vô tuyến quân sự.
TÀI LIỆU THAM KHẢO
[1] Song, Wen-miao, “Design and implement of QPSK modem based on FPGA”, Computer Science and Information Technology (ICCSIT), 2010 3rd IEEE International Conference on, July 2010, Page(s): 599 – 601.
[2] Rodriguez, Anton S, “Model-based software-defined radio (SDR) design using FPGA”, Electro/Information Technology (EIT), 2011 IEEE International Conference on May 2011, Page(s): 1 – 6.
[3] Majid Manteghi, Chair, William A. Davis, Patrick R. Schaumont, Volodymyr S. Podosinov, “A Hybrid DSP and FPGA System for Software Defined Radio Applications”, 7th April 2011.
[4] Popescu, S. O, “QPSK Modulator on FPGA, Intelligent Systems and Informatics (SISY)”, 2011 IEEE 9th International Symposium on Sept. 2011, Page(s): 359 – 364.
[5] Sharma,Anita, “Digital frequency (sinusoidal) synthesizer using CORDIC algorithm, Communication Software and Networks (ICCSN)”, 2011 IEEE 3rd International Conference on May 2011, Page(s): 521 – 524.
[6] Yi-Jiang Cao, “A ROM-less direct digital frequency synthesizer based on a scaling-free CORDIC algorithm, Strategic Technology (IFOST)”, 2011 6th International Forum on Aug. 2011, Page(s): 1186 – 1189.
[7] Neji, Nihel, “Architecture and FPGA implementation of the CORDIC algorithm for fingerprints recognition systems”, Systems, Signals and Devices (SSD), 2011 8th International Multi-Conference on March 2011, Page(s): 1 – 5.
[8] Haller, István, “High-speed clock recovery for low-cost FPGAs”, Design, Automation & Test in Europe Conference & Exhibition (DATE), 2010, March 2010, Page(s): 610 – 613.