Hình 3.22: Dạng sóng tín hiệu đã điều chế QPSK
Sau khi tính toán, mô phỏng và thiết kế các mô đun chức năng chính của xử lý tín hiệu số cho DPLL như các bộ tạo dao động chuẩn, các bộ trộn tín hiệu, các bộ lọc số... Thiết kế của từng mô đun được đo đạc kiểm tra trên các máy đo như máy hiện sóng, máy phân tích phổ... Chương trình điều chế, giải điều chế tín hiệu số QPSK được ghép nối bởi các mô đun chức năng. Theo mô hình sau:
Hình 3.23: Mô hình kiểm tra thiết kế bộ điều chế/giải điều chế QPSK
Chuỗi dữ liệu nối tiếp tốc độ 2400 bps được tạo bên trong FPGA sau đó đưa tới điều chế QPSK với sóng mang 10 MHz. Tín hiệu sau điều chế được biến đổi DAC 14 bit song song với tốc độ 150 Msps. Tín hiệu sau khi DAC có mức công suất xấp xỉ 0 dBm và được đưa ra anten phát. Tại bo mạch thu, tín hiệu thu được từ ăng ten được biến đổi số hóa với ADC dải động rộng 14 bit tốc độ lấy mẫu 250 Msps. Hình ảnh thực hiện kiểm tra cho trong hình 3.24 và 3.25. Với ADC dải rộng cho phép số hóa với mức tín hiệu nhỏ nên ở cự ly gần không cần khuếch đại tín hiệu từ đầu vào ăng ten. Tín hiệu sau khi số hóa được đưa vào giải điều chế tín hiệu bên
trong FPGA. Quá trình giải điều chế tín hiệu FPGA sẽ thực hiện đồng bộ sóng mang dựa theo vòng khóa pha DPLL và thực hiện đồng bộ về thời gian. Dữ liệu sau giải điều chế được đưa ra chân FPGA để kiểm tra. Tín hiệu sau quá trình đồng bộ sóng mang bởi DPLL cũng được đưa ra biến đổi DAC để kiểm tra. Kết quả kiểm tra được cho trong hình 3.26.
Hình 3.24: Phổ và tín hiệu điều chế QPSK
Hình 3.25: Thử nghiệm thu-phát giữa 2 thiết bị
Tín hiệu giải điều chế QPSK sau khi đồng bộ: