3.1. Mạch mắc kiểu S chung.
Nguồn cung cấp một chiều VDD, điện trở định thiên RG, tải RD. Sơ đồ mắc cực nguồn chung giống như sơ đồ mắc cực phát chung đối với các tranzito lưỡng cực, có điểm khác là dòng vào IG thực tế bằng 0 và trở kháng vào rất lớn. Đặc điểm của sơ đồ cực nguồn chung:
- Tín hiệu vào và tín hiệu ra ngược pha nhau. - Trở kháng vào rất lớn Z vào = RGS ≈ ∞ - Trở kháng ra Zra = RD // rd
- Hệ số khuếch đại điện áp μ ≈ S rd > 1
Đối với tranzito JFET kênh N thì hệ số khuếch đại điện áp khoảng từ 150 lần đến 300 lần, còn đối với tranzito JFET kênh loại P thì hệ số khuếch đại chỉ bằng một nửa là khoảng từ 75 lần đến 150 lần.
Thực hành lắp ráp và khảo sát mạch mắc kiểu S chung
Lắp ráp và khảo sát mạch điện như hình dưới
- Yêu cầu: Tháo tụ Cs, Cấp Vi’ là tín hiệu hình Sin, biên độ 3V, tần số 1KHz vào tại A.
+ Đo và vẽ dạng sóng ngõ ra Vo, ngõ vào Vi
+ Nối 2 điểm B1 và B2. Dùng OSC đo tín hiệu ra Vi ở kênh 1, Vo ở kênh 2 khi chỉnh biến trở sao cho Vo đạt lớn nhất nhưng không bị méo dạng.
3.2. Mạch mắc kiểu D chung
Sơ đồ mắc cực máng chung giống như sơ đồ mắc cực góp chung của tranzito lưỡng cực. Tải RS được đấu ở mạch cực nguồn và sơ đồ còn được gọi là mạch lặp cực nguồn.
Đặc điểm của sơ đồ này có:
- Tín hiệu vào và tín hiệu ra đồng pha nhau. - Trở kháng vào rất lớn
Zvào = RGD = ∞
- Trở kháng ra rất nhỏ Zra = RS - Hệ số khuếch đại điện áp μ < 1
Thực hành lắp ráp và khảo sát mạch mắc kiểu D chung
Lắp ráp và khảo sát mạch điện như hình dưới
- Yêu cầu: Cấp Vi’ là tín hiệu hình Sin, biên độ 2V, tần số 1KHz vào tại A. + Đo và vẽ dạng sóng ngõ ra Vo, ngõ vào Vi
+ Nối 2 điểm B1 và B2. Dùng OSC đo tín hiệu ra Vi ở kênh 1, Vo ở kênh 2 khi chỉnh biến trở sao cho Vo đạt lớn nhất nhưng không bị méo dạng.
3.3. Mạch mắc kiểu G chung
Sơ đồ này theo nguyên tắc không được sử dụng do có trở kháng vào nhỏ, trở kháng ra lớn.
Thực hành lắp ráp và khảo sát mạch mắc kiểu G chung
Lắp ráp và khảo sát mạch điện như hình dưới
- Yêu cầu: Cấp Vi’ là tín hiệu hình Sin, biên độ 3V, tần số 1KHz vào tại A. + Đo và vẽ dạng sóng ngõ ra Vo, ngõ vào Vi
+ Nối 2 điểm B1 và B2. Dùng OSC đo tín hiệu ra Vi ở kênh 1, Vo ở kênh 2 khi chỉnh biến trở sao cho Vo đạt lớn nhất nhưng không bị méo dạng.
4. Cách kiểm tra xác định các cực và phạm vi ứng dụng 4.1. Cách xác định cực tính của FET a. Xác định cực G * Sử dụng đồng hồ vạn năng chỉ thị kim(VOM) TT Nội dung công việc Dụng cụ, thiết bị, vật tư
Thao tác Kết luận Yêu cầu kĩ thuật
Bước 1 Chuẩn bị Đồng hồ đo VOM Chuyển đồng hồ về thang đo Ω Chuyển đúng thang đo(X1 hoặc X10). Bước 2 Tiến hành đo Đồng hồ đo VOM - Cố định FET
-Dùng hai que đo đồng hồ đo một cực với hai cực còn lại của Transistor
- Cố định chắc chắn - Thực hiện đo sáu phép đo giữa các cực tính Bước 3 Xác định cực G Đồng hồ đo VOM Cực cố định đo với hai cực còn lại kim đồng hồ đều dịch chuyển giá trị điện trở Cực cố định là cực G Xác định đúng cực G * Sử dụng đồng hồ vạn năng chỉ thị số (DVOM) TT Nội dung công việc Dụng cụ, thiết bị, vật tư
Bước 1 Chuẩn bị Đồng hồ đo DVOM Chuyển đồng hồ về thang đo “ ” Chuyển đúng thang đo“ ” Bước 2 Tiến hành đo Đồng hồ đo DVOM - Cố định FET
-Dùng hai que đo đồng hồ đo một cực với hai cực còn lại của Transistor
- Cố định chắc chắn - Thực hiện đo sáu phép đo giữa các cực tính Bước 3 Xác định cực G Đồng hồ đo DVOM Cực cố định đo với hai cực còn lại đồng hồ đồng hồ đều hiển thị giá trị Cực cố định là cực G Xác định đúng cực G b. Xác định cực D và S * Sử dụng đồng hồ vạn năng chỉ thị kim(VOM) TT Nội dung công việc Dụng cụ, thiết bị, vật tư
Thao tác Kết luận Yêu cầu kĩ thuật
Bước 1 Chuẩn bị Đồng hồ đo VOM Chuyển đồng hồ về thang đo Ω Chuyển đúng thang đo(X1 hoặc X10). Bước 2 Xác định cực D,S Đồng hồ đo VOM - Cố định FET
- Đặt que đen vào cực D, que đỏ vào cực S kim đồng hồ không lên. Tác động điện áp dương vào cực G nếu kim đồng lên thì giả sử trên là đúng. - Que đen là cực D - Que đỏ là cực S - Cố định chắc chắn - Xác định đúng cựcD,S * Sử dụng đồng hồ vạn năng chỉ thị số (DVOM) TT Nội dung công việc Dụng cụ, thiết bị, vật tư
Thao tác Kết luận Yêu cầu kĩ thuật
Bước 1 Chuẩn bị Đồng hồ đo DVOM Chuyển đồng hồ về thang đo “ ” Chuyển đúng thang đo“ ”
Bước 2 Xác định cực D,S Đồng hồ đo DVOM - Cố định Transistor - Đặt que đỏ vào cực D, que đen vào cực S đồng hồ hiển thị “OL”. Tác động điện áp dương vào cực B nếu đồng hiển thị số thì giả sử trên là đúng - Que đỏ là cực D - Que đen là cực S - Cố định chắc chắn - Xác định đúng cựcD,S
4.2. Kiểm tra chất lượng FET
+ Chập các cực tính: Các phép đo đồng hồ đều hiển thị 0Ω
+ Đứt các cực tính: Đồng hồ hiển thị “OL” hoặc kim không dịch chuyển + Với loại kênh N:
- Đặt que đen vào cực D que đỏ vào cực S.
- Kích tay vào cực G, nếu kim vọt lên rồi tự giữ và ở lần kích kế tiếp kim trả về là tốt. Hoặc ta có thể thử tính nhạy cảm với tĩnh điện bằng cách: dùng thanh nhựa cọ xát nhiều lần vào vải làm cho thanh nhựa nhiễm điện, sau đó ta đưa chân G lại gần, ra xa sau đó quan sát thấy kim đồng hồ lên, xuống thay đổi chứng tỏ JFET còn nhạy cảm.
+ Với loại kênh P:
- Đặt que đỏ vào cực D que đen vào cực S.
BÀI 6: ĐỊNH THIÊN (PHÂN CỰC) TRANSISTOR TRƯỜNG (FET) 1. Mạch định thiên cố định
Xem xét mạch trong hình dưới. Cực cửa của FET nối với điện trở RG cấp điện áp phân cực – VG. Điện áp cực cửa điều khiển mức dòng cực máng trong mạch này; ngoài ra không có gì nữa ảnh hưởng đến ID. Điện áp cực cửa là một giá trị xác định, vì thế mạch được gọi là mạch phân cực bằng điện áp cố định. Giả dụ đặc tính truyền đạt cực tiểu được dùng để thiết kế mạch, và hơn nữa giả dụ rằng FET có đặc tuyến truyền đạt cực đại (hoặc đôi khi giữa giá trị cực đại và cực tiểu).
Thì ID sẽ lớn hơn nhiều giá trị mong muốn, và điện áp sụt trên RD sẽ lớn hơn giá trị mà mạch được thiết kế. Vì thế, với VDS = VDD – IDRD, điện áp VDS có thể là rất nhỏ mà linh kiện sẽ hoạt động trong vùng điện trở của đặc tuyến ngõ ra thay vì là vùng thắt kênh. Nếu điều này xảy ra, mạch sẽ hoạt động không như một mạch khuếch đại.
VDS = VDD – IDRD
Đặc tuyến truyền đạt cực đại luôn luôn được sử dụng trong các thiết kế mạch phân cực cho FET.
Dòng cực máng không thể lớn hơn giá trị thiết kế và FET sẽ không bị lái vào vùng điện trở của đặc tuyến ngõ ra. Nếu FET được sử dụng trong mạch có một đặc tuyến truyền đạt giữa cực đại và cực tiểu, ID sẽ nhỏ hơn mức thiết
kế, IDRD sẽ nhỏ hơn giá trị mà mạch được thiết kế, và VDS sẽ lớn hơn giá trị cực tiểu được yêu cầu .
Như đã biết transistor trường có một trở kháng vào rất lớn. Để đạt được điều này, RG phải đủ lớn sao cho trở kháng ngõ vào của mạch vẫn duy trì cao. Tuy nhiên có một giới hạn trên cho giá trị điện trở mà nó được sử dụng. Nếu RG quá lớn, hạt dẫn tích lũy trên cực cửa có thể mất một thời gian dài để thoát. Như vậy, điện áp cực cửa sẽ không là một giá trị ổn định, và do đó dòng cực máng sẽ không được xác định. Giới hạn trên phù hợp là 1 MΩ. Thường thì RG không nên vượt giá trị này.
Hình a: Mạch phân cực bằng điện áp cố định sử dụng FET kênh p. Khi VDD âm, VG phải là dương. Nếu một điện áp VDD dương nối tới cực nguồn, VG phân cực cực cửa phải dương hơn cực nguồn.
Hình b cũng là mạch FET kênh p với một điện áp cung cấp dương. Trong trường hợp này, cực nguồn của FET nối với VDD, và RD nối đất. Để phân cực ngược tiếp xúc kênh dẫn và cực cửa, cực cửa phải dương so với cực nguồn. Do đó, điện áp phân cực cực cửa phải dương hơn so với VDD.
2. Mạch định thiên hồi tiếp điện áp (hồi tiếp song song)
Hai mạch phân cực FET bằng cầu phân áp được vẽ ở hình 1-4. Kiểu mạch này là sự kết hợp việc sử dụng điện trở nguồn, như trong mạch tự phân cực, với
một điện áp phân cực cực cửa VG được lấy từ nguồn cung cấp qua cầu phân áp. Xem mạch FET kênh n ở hình 1-4(a), ta thấy rằng VG làm cho cực cửa dương hơn so với đất. Sụt áp trên RS là VS = IDRS, làm cho cực cửa dương so với đất. VS luôn luôn lớn hơn VG, vì điện thế cực nguồn có thế cao hơn cực cửa. Như vậy cửa âm hơn so với nguồn.
Trong mạch FET kênh p được vẽ ở hình 1-4(b), VS làm cho cực cửa âm so với VDD. Cầu phân áp làm cho VG âm so với VDD. Ở đây một lần nữa, VS lớn hơn VG, Như vậy cực cửa dương hơn so với cực nguồn. Điều này, dĩ nhiên, là yêu cầu cực tính để phân cực ngược cửa-nguồn trên FET kênh p.
Cả hai mạch trong hình 1-4 đều dùng tụ thoát, thoát điện trở nguồn RS. Điều này làm cho độ lợi ac của mạch cực đại.
Một lần nữa, kỹ thuật đồ họa để vẽ đường phân cực trên đặc tuyến truyền đạt của FET là phương pháp tốt nhất cho thiết kế và phân tích mạch phân cực. Một phương trình quan hệ giữa VGS và ID phải được dẫn ra, sao cho phù hợp với các giá trị được tính toán, để vẽ được đường phân cực. Như đã biết ở trên,
VGS = VG – IDRS
Vì không có dòng cực cửa, Suy ra,
Như thường làm, thiết kế một mạch bắt đầu với các giá trị đặc tả của VDD, ID(max) và VDS(min). Với mạch phân cực bằng cầu phân áp, VS không thể có được trực tiếp từ đặc tuyến truyền khi ID(max) được vẽ. Thật vậy, VDD đầu tiên phải được chia ra giữa VRD, VDS và VS . Với VDS(min) được đặc tả, phần còn lại của VDD được chia ra giữa VRD và VS. Độ lợi của một tầng khuếch đại dùng FET sẽ tỷ lệ thuận với RD. Độ lợi cực đại đạt được bằng cách cho RD càng lớn có thể được, và cho một mức ID, để yêu cầu có sụt áp cực đại trên RD. Tuy nhiên, Sự ổn định phân cực lớn nhất đạt được bằng cách làm cho RS lớn có thể, và chính điều này làm cho VS cực đại. Một sự thoả hiệp hợp lý giữa hai yêu cầu mâu thuẩn này là làm cho VS và VRD bằng nhau. Và giá trị của VS được quyết định chọn, tất cả các giá trị điện trở có thể được tính.
Để phân tích một mạch phân cực FET bằng cầu phân áp, phương trình (1- 6) được dùng để vẽ đường phân cực. Giao điểm của đường phân cực và đặc tuyến truyền cho ID(max) và ID(min). Một khi những mức này được xác định, điện áp cực đại và cực tiểu suốt mạch có thể dễ dàng tính toán được.
3. Mạch định thiên hồi tiếp dòng điện (hồi tiếp nối tiếp)
Mạch phân cực FET hình trên tương tự cách phân cực bằng cầu phân áp. Tuy nhiên thay cho điện áp cung cấp được phân áp bằng điện trở R1 và R2, điện áp máng VD được phân ra để phân cực cho cực cửa. Mạch tương tự mạch BJT phân cực bằng dòng cực phát kết hợp với hồi tiếp dòng cực thu về gốc. Mạch được thiết kế cho một mức VD và ID riêng. Khi ID lớn hơn giá trị thiết kế, có một sụt áp lớn trên RD, và VD bị giảm. Giảm VD gây ra giảm điện áp VG. Tăng mức ID cũng tăng VS. Hai hiệu quả này (tăng VS và giảm VG) cho một điện áp lớn VGS phân cực ngược nguồn – cửa và như vậy hướng đến kéo ID trở lại mức thiết kế của nó. ID(max) và ID(min) của mạch này sát với nhau hơn so với mạch phân cực bằng cầu phân áp nguyên thủy.
Thiết kế cho mạch ở hình trên cũng giống như cho mạch phân cực bằng cầu phân áp. Trừ một điều là điện áp qua R1 bây giờ là VD – VR2, thay vì VDD – VR2. Để phân tích mạch, một đường phân cực phải được vẽ, như luôn luôn vậy. Điều này yêu cầu phương trình quan hệ VS và ID:
4. Mạch định thiên hồi tiếp hỗn hợp
Mỗi mạch phân cực FET được khảo sát đã cải tiến nhiều, bằng việc tạo ra đường phân cực tốt hơn có thể, so với mạch trước. Rõ ràng, đường phân cực tốt hơn làm cực tiểu hóa khác biệt giữa ID(max) và ID(min). Mạch trong hình 1-6 cho một đường phân cực nằm ngang, bằng cách sử dụng một transistor lưỡng cực phân cực bằng dòng cực phát, để ổn định IS. Vì ID = IS, dòng máng của FET vẫn duy trì không đổi. Nếu mạch là một mạch khuếch đại, cực nguồn của FET phải được thoát bởi tụ như hình vẽ. Mạch cực phát transistor không cần một tụ thoát, vì không có tín hiệu đưa vào cực nền của nó.
Mạch ở hình trên đơn giản bao gồm sự lựa chọn các điện áp thích hợp, các mức dòng điện và tính toán các điện trở. Điện áp phân cực ngược cửa- nguồn VGS cực đại được xác định đầu tiên bằng cách vẽ ID trên đặc tuyến truyền cực đại và đọc VGS(max) tại ID. Điện áp cực phát VE nên chọn là giá trị tối thiểu của 5V, nhưng dòng emitter thoả đáng có thể đạt được ổn định với điện áp nhỏ như 3V. Để tránh cho transistor bão hoà, VCE khoảng VGS(max) + 2 V. Điện áp nguồn VS bằng VCE + VE, như minh họa. VG được tính toán là VS
– VGS(max). Sụt áp trên RD là (VDD – VDS(min) – VS). Mạch FET và mạch phân áp BJT được thiết kế theo cách thông thường của mỗi linh kiện.
5. Lắp ráp và cân chỉnh các kiểu mạch định thiên 5.1. Mạch định thiên cố định.
Lắp ráp và khảo sát mạch điện như hình dưới
- Yêu cầu: Cấp vào chân G là tín hiệu hình Sin, biên độ 5V, tần số 1KHz. + Đo và vẽ dạng sóng ngõ ra VDS, ngõ vào tại chân G
5.2. Mạch định thiên hồi tiếp điện áp.
- Yêu cầu: Cấp vào chân G là tín hiệu hình Sin, biên độ 5V, tần số 10KHz. + Đo và vẽ dạng sóng ngõ ra VDS, ngõ vào tại chân G
.
5.3. Mạch định thiên hồi tiếp dòng điện.
- Yêu cầu: Cấp vào chân G là tín hiệu hình Sin, biên độ 5V, tần số 10KHz. + Đo và vẽ dạng sóng ngõ ra VDS, ngõ vào tại chân G
5.4. Mạch định thiên hồi tiếp hỗn hợp.
- Yêu cầu: Cấp vào chân G là tín hiệu hình Sin, biên độ 5V, tần số 1KHz.