1.1 .Bộ dồn kênh
2.2 Một số IC giải mã tách kênh hay dùng
Khảo sát IC tách kênh/giải mã tiêu biểu 74LS138
74LS138 là IC MSI giải mã 3 đường sang 8 đường hay tách kênh 1 đường sang 8 đường thường dùng và có hoạt động logic tiêu biểu, nócòn thường được dùng như mạch giải mã địa chỉ trong các mạch điều khiển và trong máy tính.
Sơ đồ chân và kí hiệu logic như hình dưới đây :
Hình 3.15 Kí hiệu khối và chân ra của 74LS138
Trong đó
o A0, A1, A2 là 3 đường địa chỉ ngõ vào
o E1, E2 là các ngõ vào cho phép (tác động mức thấp)
o E3 là ngõ vào cho phép tác động mức cao
Hình 3.16 Cấu trúc bên trong 74LS138
Hoạt động giải mã như sau :
Đưa dữ liệu nhị phân 3bit vào ở C, B, A(LSB), lấy dữ liệu ra ở các ngõ O0 đến O7; ngõ cho phép E2 và E3 đặt mức thấp, ngõ cho phép E1 đặt ở mức cao. Chẳng hạn khi CBA là 001 thì ngõ O1 xuống thấp còn các ngõ ra khác đều ở cao.
Hoạt động tách kênh :
Dữ liệuvào nối tiếp vào ngõ E2, hay E3 (với ngõ còn lại đặt ở thấp). Đặt G = 1 để cho phép tách kênh. Như vậy dữ liệu ra song song vẫn lấy ra ở các ngõ O0 đến O7. Chẳng hạn nếu mã chọn là 001thì dữ liệu nối tiếp S sẽ ra ở ngõ O1 và không bị đảo.
Mở rộng đường giải mã : 74LS138 dùng thêm 1 cổng đảo còn cho phép giải mã địa chỉ từ 5 sang 32 đường (đủ dùng trong giải mã địa chỉ của máy vi tính). Hình ghép nối như sau :
Hình 3.17 Ghép 4 IC 74LS138 để có mạch giải mã 5 đường sang 32 đường *Các IC giải mã tách kênh khác :
o Ngoài 74LS155 và 74LS138 được nói đến ở trên ra còn một số IC cũng có chức năng giải mã/tách kênh được kể ra ở đây là
o 74139/LS139 gồm 2 bộ giải mã 2 sang 4 hay 2 bộ tách kênh 1 sang 4, chúng có ngõ cho phép (tác động mức thấp) và ngõ chọn riêng
o 74154/LS154 bộ giải mã 4 sang 16 đường hay tách kênh 1 sang 16 đường o 74159/LS159 giống như 74154 nhưng có ngõ ra cực thu để hở
o 74155/LS155 như đã khảo sát ở trên : gồm 2 bộ giải mã 2 sang 4 hay 2 bộ tách kênh 1 sang 4. Đặc biệt 74155 còn có thể hoạt động như 1 bộ giải mã 3 sang 8 hay tách kênh 1 sang 8 khi nối chung ngõ cho phép với ngõ vào dữ liệu nối tiếp và nối chung 2 ngõ chọn lại với nhau.
o 74156/LS156 giống như 74155 nhưng có ngõ ra cực thu để hở.
o Công nghệ CMOS cũng có các IC giải mã/tách kênh tương ứng như bên TTL chẳng hạn có 74HC/HCT138,...Hơn thế nữa nhiều IC họ CMOS còn cho phép truyền cả dữ liệu số lẫn dữ liệu tương tự. Một số IC được kể ra ở đây là
o 74HC/HCT4051 dồn/tách kênh tương tự số 1 sang 8 và ngược lại o 74HC/HCT4052 dồn/tách kênh tương tự số 1 sang 4 và ngược lại o 74HC/HCT4053 dồn/tách kênh tương tự số 1 sang 2 và ngược lại
BÀI TẬP :
1. Thiết kế mạch mã hóa 32 đường sang 5 đường dùng IC 74148 và cổng logic. 2. Thiết kế mạch giải mã 4 đường sang 16 đường từ mạch giải mã 2 đường sang 4 đường có ngã vào cho phép.
3. Dùng một mạch giải mã 3 sang 8 đường, 2 cổng NAND 3 ngã vào và 1 cổng AND 2 ngã vào thực hiện các hàm sau:
F1 = Σ(1,2,3) ; F2 = Σ(4,5,7) ; F3 = Σ(1,2,3,4,5,7)
4. Cài đặt các hàm sau dùng bộ dồn kênh (multiplexer) 4 → 1 (Dùng thêm cổng logic nếu cần)
F1 = A B + ABC + BC + AC F2 = A ⊕ (BC)
F3=∏(1,3,6)
5. Thiết kế mạch MUX 4 → 1 từ các MUX 2 → 1 6. Dùng 2 MUX 2 → 1 để thực hiện 1 MUX 3 → 1 như
sau: AB = 00 chọn C AB = 01 chọn D
AB =1X chọn E (Trường hợp này B không xac định). 7. Thực hiện hàm Z= AB +BC + CA
- Giải mã 3 sang 8 đường (dùng thêm cổng logic nếu cần). - Đa hợp 4 → 1 (dùng thêm cổng logic nếu cần).
- Hai mạch cộng bán phần và một cổng OR.
BÀI 4: MẠCH TUẦN TỰ
1. Các loại FF cơ bản:
* Mạch flip flop (FF) là phần tử có khả năng lưu trữ một trong hai trạng thái 0 hoặc 1. FF thường có nhiều đầu vào và 2 đầu ra có tính liên hợp (đầu này là đảo của đầu kia) ký hiệu Q và Q. Ký hiệu của các đầu vào tùy theo từng loại FF cụ thể
Các đầu vào điều khiển Ký hiệu về tính tích cực trong mạch FF: Ký hiệu Tính tích cực Tích cực ở mức + Tích cực ở mức - Tích cực ở sườn + Tích cực ở sườn - 2. FLIP - FLOP S –R: 2.1. FF sử dụng cổng NAND
Trigơ RS nói trên thuộc loại tác động cao. Có thể xây dựng trigơ RScó tác động thấp từ 2 cửa NAND
b. Nguyên lý:
Khi R= 1, S= 0 khi đó Q =1 và hồi tiếp về cổng 2 nên cổng 2 có hai ngõ vào bằng 1 nên ngõ ra Q= 0.
Khi R= 1, S= 0 khi đó Q= 1 và hồi tiếp về cổng 1 nên cổng 1 có hai ngõ vào bằng 1 vậy Q = 0.
Khi R= S= 0. Khi đó Q = Q= 1 và đây là trạng thái cấm.
Khi R= S= 1. Giả sử trạng thái trước đó có Q = 1, Q= 0 khi đó hồi tiếp về cổng 1 nên cổng 1 có một ngõ vào bằng 0 vậy Q = 1 nên S-RFF giữ nguyên trạng thái cũ.
Như vậy gọi FF không đồng bộ bởi vì chỉ cần một trong hai ngõ vào S hay R thay đổi thì ngõ ra cúng thay đổi theo.
c. Phương trình: Phương trình logic: Qn1SnRnQn (2.1) d. bảng trạng thái: 2.2. FF S- R dùng cổng NOR: a. Cấu trúc: 1 2
Bảng 4.1 Bảng chức năng của FF dùng cổng NOR
b. Nguyên lý: R- Reset: xóa S- Set: thiết đặt
Sơ đồ logic, ký hiệu và bảng chân lý xây dựng từ cửa NOR
Nếu R = S = 0 mạch hoạt động như một yếu tố trạng thái cân bằng. Do tính chất phản hồi khép kín mà đầu ra Q= 0 hay Q = 1. Giá trị 0 hay 1 là hoàn toàn ngẫu nhiên
Từ sơ đồ logic ta dễ dàng thấy rằng chỉ cần thay đổi mức logic đầu và S hoặc R thì trigơ sẽ chọn 1 trạng thái cân bằng
- Nếu S=1, R = 0 thì Q = 1 - Nếu S=0, R=1 thì đầu ra Q=0
Giản đồ thời gian của trigơ như hình vẽ dưới đây với đường nét đứt là đường chỉ nguyên nhân của sự thay đổi trạng thái
c. Phương trình:
Phương trình logic: Qn1SnRnQn (2.2)
d. bảng trạng thái:
2.3.2. FF S-R TÁC ĐỘNG THEO XUNG NHỊP: a. Cấu trúc:
b. Nguyên lý:
Khi Ck = 0, các cổng 34 bị ngắt FF bị cấm , duy trì trạng thái cũ. Khi Ck = 1 các công 3,4 thông thì FF sẵn sàng tiếp thu tín hiệu và nó tiếp thu tín hiệu vào R,S. Luc này FF giống như một FF SR cơ bản.
R= 0, S = 1, đầu ra cổng 3 có mức thấp FF lập ở trạng thái 1.
Nếu R = 1, S = 0 đầu tại cổng 4 ở mức thấp khi đó FF bị xóa về trạng thái 0. Nếu R = 0, S = 0 thì các cổng 3,4 đều đưa ra mức cao khi đó FF giữ nguyên trạng thái cũ.
Nếu R = 1, S = 1 thì các công 3,4 đưa ra mức thấp dẫn đến đầu ra Q và Q đều là mức cao, đó là trạng thái cấm. Vì vậy thấy rằng chức năng của phương trình đặc trưng giữa FF S-R có xung nhịp không có gì khác FF S-R cơ bản.
c. Phương trình:
Như ta đã phân tích nguyên lý trên thì ta thấy phương trình đặc trưng của FF S-R có xung nhịp không có gì khác FF S-R cơ bản.
Phương trình logic: Q S R Q (2.3)
Bảng 4.2 Bảng chức năng của FF dùng cổng NOR
R S
CK
Hình 4.3: Sơ đồ cấu trúc và kí hiệu S-R FF có xung nhịp
3
4
1
d. Bảng trạng thái:
Từ nguyên lý và phương trình đặc trưng thì ta có bảng trạng thái sau:
3. FLIP - FLOP D:
Flip – Flop D là mạch điện có chức năng thiết lập trạng thái 0 theo tín hiệu đầu vào D = 0 và thiết lập trạng thái 1 theo tín hiệu đầu vào D = 1 trong điều kiện phải có xung định thời. 3.1. Cấu trúc: E & & Q Q & & C D A B C a) cấu trúc D Q Q C b) ký hiệu 3.2. Nguyên lý hoạt động.
Khi C = 0 thì cổng C và E ngắt FF duy trì trạng thái .
Nếu C = 1 D = 0 thì đầu ra c ở mức cao, đầu ra E ở mức thấp FF ở trạng thái 0. nếu D = 1 thì đầu ra c ở mức thấp, đầu ra E ở mức cao FF ở trạng thái 1. vậy nếu có xung Cp và D ở mức nào thì FF ở mức đó.
Qn+1 =D với đk C = 1
Bảng 4.3: Bảng trạng thái của FF S-R có xung nhịp
3.3. Phương trình:
Theo như nguyên lý thì FF D trên đã thỏa mãn định nghĩa. Vì vậy ta có phương trình đặc trưng sau: Qn+1 =D (2.9) 3.4. Bảng trạng thái. D C Qn+1 L H L H H H X L Qn 4. FLIP-FLOP J-K: 4.1. Flip - Flop JK
Là mạch điện có khả năng thiết lập trạng thái 0, trạng thái 1, chuyển đổi trạng thái và duy trì (nhớ) trạng thái căn cứ vào các tín hiệu đầu vào J, K và tín hiệu xung đồng hồ Ck.
a. Cấu trúc: Q CLK Q J K Hình 4.5 b. Nguyên lý:
J = 0, K = 1 với Ck là sườn âm thì Qn+1 = 0 J= 1, K = 0, với Ck là sườn âm thì Qn+1 = 1
J = 1,K = 1, với Ck là sườn âm thì Qn+1 = Qn chuyển đổi trạng thái J = 0, K = 0, với Ck là sườn âm thì Qn+1 = Qn giữ nguyên trạng thái.
c. Phương trình:
Qn+1 = J.Qn + KQn (2.4) với điều kiện đã xuất hiện sườn âm của xung Ck.
d. Bảng trạng thái: Qn J K Qn+1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0