5. Phân tích mach điện của IF-Modulator
5.10. Mạch FIFO (First in First out)
* Chuyển mạch dữ liệu trực tiếp /Tdm (Tdm/Direct Data Switch)
- Chuyển mạch dữ liệu thực hiện bằng cầu nhảy w20. Nó có thể chuyển đổi dữ liệu đầu vào cho mạch điều chế từ các đầu vào khác nhau.
Khi cầu nối w20 đợc kết nối, chân 9.10của U49 đợc nối với nhau và dữ liệu vào trực tiếp từ "SYNC TX" tới trực tiếp DSP (Digital Signal Processor) từ đó tới mạch điều chế (U18, HPMX 2005), chế độ này đợc dùng khi bộ IF - Modulator làm việc trong trạm kết nối trung gian.
Khi w20 mở về bên trái thì tín hiệu vào bộ điều chế đợc chuyển từ bộ đệm dữ liệu FIFO, chân 9.10 của U49 đợc kết nối với nhau, chế độ này dùng khi bộ IF - Modulator làm việc ở kiểu TDM.
* Các bộ đệm dữ liệu FIFO (U55, U58)
Dữ liệu tới FIFO đợc tải từ tuyến SD0 trên PC/P2 AT - BUS (truyền kiểu nối tiếp).
Khi phát đi một khung, bộ DSP đa ra 1 FIFO và khối CPU sẽ tải dữ liệu tơng tự kiểu FIFO.Khi CPU gửi đi bit cuối cùng của khung thì nó di chuyển sang FIFO thứ 2, và bắt đầu làm đầy dữ liệu vào nó, khi bộ điều chế gửi bit cuối cùng của FIFO thứ nhất, nó sẽ xóa FIFO đó và chuyển đến FIFO thứ 2, cứ nh vậy bộ điều chế sẽ gửi đi dòng dữ liệu một cách liên tục.
* Các thanh ghi trạng thái FIFO (FIFO Status Register) Bộ FIFO sinh ra các cờ khác nhau đó là: Cờ đầy, cờ vơi một nửa, và cờ trống.
Cờ EF đợc lấy mẫu trong thanh ghi Flip Flop U57, U62 cùng với thanh ghi trạng thái U56. CPU sẽ đọc 6 tín hiệu trạng thái từ FIFO thứ nhất cùng lúc thanh ghi trạng thái cũng cho biết bộ điều chế đang đọc dữ liệu từ FIFO nào. Nếu bộ điều chế là "Master" trên Bus định thời khung thì nó đợc chỉ báo trên bit cuối cùng của thanh ghi trạng thái U56 Pin 17.
* Điều khiển đọc và điều khiển viết trong FIFO (FIFO read and write control) (U59, U54, U60, U61, U63, U69, U93)
Tất cả các chức năng đọc và viết đợc kết hợp trong khung xung có độ dài 8,64 (s) tới FRP và xung nhịp 1200 Hz. ở chân 2,6 của U60 khung xung đợc chia làm 2 và đợc dùng để lựa chọn giữa 2 FIFO's
U63 tạo ra một độ trễ xung "Reset" khi FRP thay đổi từ mức logic 1 sang 0, độ rộng xung Reset là 1/1200 (s), xung "Reset" xóa con trỏ đọc và con trỏ viết trong FIFO tới địa chỉ 0.
Xung "Reset" chỉ xóa FIFO sau khi tất cả các thông tin (10368 bit) đã đợc đọc. Cùng với việc "Reset" nguồn đặt vào (Power - up - Reset). Nó có thể tạo ra một sự xóa áp đặt lên FIFO's
Khi FIFO trở xuống mức một nửa thì một tín hiệu ngắt đợc sinh ra, xung ngắt phải đợc đa vào hoạt động sau khi đặt nguồn IENAA và IENAB.
* Xét theo sự điều khiển FIFO thì khối CPU sẽ điều khiển khi viết WR - FIFO - DATA. Bit dữ liệu A/B * WR trên SD0 sẽ đợc viết trong FIFO này.
5.11. Giao diện vào ra I/O Interface (P2/aPC Bus Interface)
Các địa chỉ sau đợc dùng cho bộ IF - Modulator
140 H/540 H Port A, rw U66 141 H/541 H Port B, rw U66 142 H/542 H Port C, rw U66 143 H/543 H Cout w, rw U66 144 H/544 H Port A, rw U69 145 H/545 H Port B, rw U69 146 H/546 H Port C, rw U69 147 H/547 H Cont w, rw U69 148 H/548 H RW - FIFO - DATA 148 H/548 H RD - FIFO - STATUS 149 H- 14 BH Not Used 14 CH - 14 FH DSP - IS (54 CH - 54 FM) 14 CH - 14 FH DSP - IAL (54 CH - 54 DH) 14 EH - 14 FH DSP - WR * (54 EH - 54 FH)
6 F 3H Rearm * Global ( IRQ 11)
Giao diện Bus P2/aPC xử lý Thông tin từ khối CPU tới các khối mạch khác trên bản mạch điều chế. Giao diện bao gồm hai cổng ngoại vi IC (U66, U69, 8255) và một EPLD, bộ giải mã địa chỉ logic để CPU có thể lựa chọn DDS 1st PLL, PLL chuẩn, điều khiển FIFO, DSP, biến đổi AD/DA và đọc/viết các giá trị nhị phân cho các mạch khác nhau. Bên cạnh chức năng trên nó còn có chức năng nh một bộ chia cho tần số 1200 Hz tới khung 8,64 (s)
* Mạch ngắt IRQ11 (Interupt Circuit)
Mạch ngắt bao gồm U73, U75, U65B, U70B, U70Dcùng với Colector của Q17 ở trạng thái thông.
Khi một tín hiệu ngắt đợc yêu cầu từ FIFO (INT - FIFO) hoặc từ DSP (INT - DSP) thì IQ11 chuyển xuống mức thấp trong hai chu kỳ xung nhịp. Trong khi thực hiện ngắt thì một tín hiệu đổi "Rearm" đợc đa ra từ U93 và nó có thể đợc nhận biết tr- ớc khi ngắt.
* Báo hiệu tổng (Sum Alarm)
Khung báo động "FRAME ALARM" khi không sử dụng thì nó luôn luôn ở trạng thái "Zero". Một báo động tổng chỉ có thể đợc cho từ khối CPU qua U69 tại đây nó sẽ chuyển đổi tắt sóng mang trung gian.
* Bảo dỡng (maintenance)
Từ 2 tuyến thông tin trạng thái trên mặt phẳng P1. Tại ST0 và ST1 điều kiện bảo dỡng đợc giải mã (U65 D pin 12 và pin 14). Trạng thái bảo dỡng đợc chỉ ra trên Panel bằng đèn hiển thị màu vàng LED DS 10.