Cấu trúc của một chương trình VHDL như sau:
--- -- Company: -- Engineer: -- -- Create Date: 07:52:37 09/26/2007 -- Design Name:
-- Module Name: mux - Behavioral -- Project Name: -- Target Devices: -- Tool versions: -- Description: -- -- Dependencies: -- -- Revision:
-- Revision 0.01 - File Created -- Additional Comments: --
---
package typedef IS
SUBTYPE byte IS bit_vector (7 downto 0);
END;
USE work.typedef.all Comment
package
ENTITY data_path IS PORT (clk, rst, s_1: IN BOOLEAN; s0, s1: IN BIT; d0, d1, d2, d3: IN BYTE; q: OUT BYTE); END data_path;
ARCHITECTURE behavior OF data_path IS
SIGNAL reg, shft: BYTE;
SIGNAL sel: BIT_VECTOR (1 DOWNTO 0):
BEGIN
PROCESS (CLK, RST) BEGIN
IF rst THEN -- async reset
Reg <= x ‘00’; shft <= x ‘00’;
ELSIF clk and clk’event THEN -- define a clock
sel <= s1 & s0; CASE sel IS WHEN b “00” => reg <= d0; WHEN b “01” => reg <= d1; WHEN b “10” => reg <= d2; WHEN b “11” => reg <= d3; END CASE; IF s_1 THEN shft <= shft (6 downto 0) & shft(7);
ELSE clk and clk’event THEN
shft <= reg;
END IF;
END PROCESS;
q <= shft;
END behavior;
Để tìm hiểu chương trình thì chúng ta cần định nghĩa một số thuật ngữ được sử dụng trong ngôn ngữ VHDL.
Entity (thực thể) tất cả các thiết kế đều được biểu diễn ở dạng các thuật ngữ thực thể (entity). Một thực thể là một khối xây dựng cơ bản nhất trong thiết kế. Mức cao nhất của thực thể là mức đỉnh. Nếu thiết kế có thứ bậc thì mô tả ở mức cao nhất sẽ chứa các mô tả ở mức thấp hơn nằm bên trong. Những mô tả ở mức thấp hơn này sẽ chứa các thực thể ở mức thấp hơn nữa. Trong VHDL thì thực thể dùng để khai báo các cổng input_output của các thành phần và tên của nó.
Architecture (kiến trúc) tất cả các thực thể có thể được mô phỏng đều có một mô tả kiến trúc. Kiến trúc mô tả hành vi của thực thể. Một thực thể đơn có thể có nhiều kiến trúc. Một kiến trúc có thể mô tả hành vi (behavioral description) trong khi đó một kiến trúc khác có thể mô tả cấu trúc (structural description).
Configuration (cấu hình) phát biểu cấu hình được sử dụng để ràng buộc một thể hiện (instance) thành phần với một cặp “thực thể - kiến trúc”. Một cấu hình có thể được khảo sát giống như một danh sách các thành phần của một thiết kế. Danh sách các thành phần mô tả hành vi để sử dụng cho mỗi thực thể, giống như danh sách liệt kê các phần mô tả sử dụng cho mỗi thành phần trong thiết kế. Entity Architecture Process statement Sequential Statement
Package (gói) một gói là một tập hợp các loại dữ liệu được dùng phổ biến và các chương trình con (subprogram) được sử dụng trong thiết kế. Xem package như là một hộp công cụ chứa nhiều công cụ được dùng để xây dựng các thiết kế. (adsbygoogle = window.adsbygoogle || []).push({});
Driver (nguồn kích) là nguồn kích của một tín hiệu. Nếu một tín hiệu được kích bởi hai nguồn, thì cả hai nguồn đều ở mức tích cực, khi đó ta xem tín hiệu có 2 driver.
Bus (nhóm tín hiệu) thuật ngữ “bus” xem một nhóm các tín hiệu hoặc một phương pháp truyền thông đặc biệt được sử dụng trong thiết kế phần cứng. Trong VHDL, bus là loại tín hiệu đặc biệt có nhiều nguồn kích ở trạng thái tắt.
Attribute (thuộc tính) là dữ liệu được gắn cho các đối tượng VHDL hoặc dữ liệu đã định nghĩa trước liên quan đến các đối tượng VHDL. Ví dụ là khả năng kích dòng của một mạch đệm hoặc nhiệt độ hoạt động cực đại của linh kiện.
Generic là thuật ngữ của VHDL dùng cho một thông số, thông số này chuyển thông tin đến một thực thể. Thí dụ, nếu một thực thể là một mô hình cổng có trì hoãn cạnh lên và trì hoãn cạnh xuống, các giá trị của các trì hoãn lên và xuống có thể được chuyển vào trong thực thể bằng các dùng generic.
Process (quá trình) quá trình là một đơn vị thực thi cơ bản trong VHDL. Tất cả các hoạt động – được thực hiện trong mô phỏng của một mô tả VHDL – thì được chia ra thành một hoặc nhiều quá trình xử lý.