Mục này chỉ nói về một hàng khối PSoC số. Nó không nói về chức năng, đầu vào hay đầu ra cho những khối PSoC riêng biệt.
Bảng 2.12: Thanh ghi hàng PSoCsố.
Chỉ dẫn:
Ký tự x tr‘ ’ ớc dấu phẩy trong trờng địa chỉ cho biết rằng thanh ghi này có ở cả hai dãy thanh ghi
Ký tự xx sau dấu phẩy trong tr‘ ’ ờng địa chỉ cho biết rằng có nhiều thanh ghi nh vậy
Có rất nhiều tín hiệu ghé qua hàng PSoC số trên đờng đi của nó hoặc từ những khối PSoC riêng biệt. Tuy nhiên, có một số lợng nhỏ các tín hiệu ghé qua mạch cấu hình đợc trên đờng đi của nó tới và từ các khối PSoC số. Mạch cấu hình đợc cho phép kết nối mềm dẻo hơn giữa khối số và bus toàn cục. Mô tả kiến trúc
Trong hình 3- 4, bên trong một hàng khối PSoC số, có bốn khối PSoC. Hai khối đầu là loại cơ bản: (DBB). Hai khối sau là truyền thông (DCB). Hình vẽ mô tả kết nối giữa các khối PSoC trong một hàng.
Hình 2.13: Chi tiết về 4 khối PSoC số.
Hình 2.14: Cấu trúc một hàng của khối PsoCsố.
Trong hình 2.14 chi tiết về nhóm bốn khối PSoC đợc thay bằng một hộp ở tâm của hình vẽ tên gọi “4 PSoC Block Grouping”
2.2.12.1. Các thanh ghi đợc định nghĩa
Hai đầu vào duy nhất tới hàng khối PSoC số có thể cấu hình đợc là hai đờng 8 bit đầu vào toàn cục Global Input Even và Global Input Odd. Hai đầu ra duy nhất có thể cấu hình đợc của hàng khối PSoC số là hai đờng bus 8 bit đầu ra toàn cục Global Output Even và Global Output Odd. Hình 3-5 minh hoạ mối liên hệ giữa tín hiệu toàn cục và tín hiệu của hàng.
Chú ý: phía bên trái của hình 3-5 là đầu vào toàn cục (GIE[n] và GIO[n]) là những đầu vào tới bộ chọn ra thành phần vào 4 ra 1. Đầu ra của những bộ chọn này lại là đầu vào của hàng (RI[x]) có bộ chọn vào 4 ra 1 nên mỗi bộ có một số đầu vào nhất định nên một hàng có thể truy nhập đến tất cả các đờng đầu vào toàn cục trong chip PSoC.
Thanh ghi RDIxRI.
Những bit lựa chọn dùng để điều khiển bốn bộ chọn đợc đặt trong thanh ghi RDIxRI, kí tự “x” biểu thị cho số hàng tơng ứng. Bảng 3-7 liệt kê ý nghĩa của bốn thiết lập có thể cho mỗi bộ chọn đa thành phần.
RIO[1:0] 0h: GIE[0] 1h: GIE[4] 2h: GIE[0] 3h: GIE[4] RI1[1:0] 0h: GIE[1] 1h: GIE[5] 2h: GIE[1] 3h: GIE[5] RI2[1:0] 0h: GIE[2] 1h: GIE[6] 2h: GIE[2] 3h: GIE[6] RI3[1:0] 0h: GIE[3] 1h: GIE[7] 2h: GIE[3] 3h: GIE[7]
Bảng 2.27: Thanh ghi RDIxRI
Thanh ghi RDIxYN
Mặc định mỗi đầu vào của hàng đều đợc đồng bộ với xung nhịp hệ thống. Tuy nhiên, ngời sử có thể lựa chọn để vô hiệu hoá sự đồng bộ hoá này bằng cách thiết lập bit thích hợp trong thanh ghi RDIxSYN.
RI3SYN 0: Đầu vào của hàng thứ 3 đợc đồng bộ hoá với xung nhịp hệ thống 24MHz 1: Đầu vào của hàng thứ 3 không đồng bộ hoá với xung nhịp hệ thống RI2SYN 0: Đầu vào của hàng thứ 2 đợc đồng bộ hoá với xung nhịp hệ thống 24MHz
1: Đầu vào của hàng thứ 2 không đồng bộ hoá với xung nhịp hệ thống RI1SYN 0: Đầu vào của hàng thứ 1 đợc đồng bộ hoá với xung nhịp hệ thống 24MHz
1: Đầu vào của hàng thứ 1 không đồng bộ hoá với xung nhịp hệ thống RI0SYN 0: Đầu vào của hàng thứ 0 đợc đồng bộ hoá với xung nhịp hệ thống 24MHz
1: Đầu vào của hàng thứ 0 không đồng bộ hoá với xung nhịp hệ thống
Bảng 2.28: Thanh ghi RDIxSYN
Thanh ghi RDIxRI và RDIxSYN là hai thanh ghi duy nhất tác động đến tín hiệu đầu vào của hàng khối PSoC số. Tất cả các thanh ghi khác đều liên quan đến cấu hình tín hiệu đầu ra.
Thanh ghi RDIxIS
Nh đã đề cập, mỗi một bảng tra cứu (Loockup table-LUT) có hai đầu vào, một đầu vào có thể cấu hình đợc (đầu vào A) còn một đầu vào cố định với đầu ra của hàng. Đầu vào có thể cấu hình đợc của LUT chọn giữa một đầu ra đơn và một đầu vào đơn. Bảng 3-9 liệt kê lựa chọn cho mỗi LUT trong một hàng. Những bit này đợc đặt tên là IS (Input Select). Đầu vào cố định của LUT luôn luôn là RO [số của LURT +1]. Ví dụ, đầu vào cố định của LUT0 là RO[1] đầu vào cố định của LUT1 là R0[2] và LUT 3 là RO[0].…
BCSEL[1:0] 0: Hàng 0 điều khiển mạng truyền tin nội bộ 1: Hàng 1 điều khiển mạng truyền tin nội bộ 2: Hàng 2 điều khiển mạng truyền tin nội bộ 3: Hàng 3 điều khiển mạng truyền tin nội bộ IS3 0: Đầu vào 3 của LUT 3 là RO[3]
IS2 0: Đầu vào 2 của LUT 3 là RO[2] 1: Đầu vào 2 của LUT 3 là RO[2] IS1 0: Đầu vào 1 của LUT 3 là RO[1] 1: Đầu vào 1 của LUT 3 là RO[1] IS0 0: Đầu vào 0 của LUT 3 là RO[0] 1: Đầu vào 0 của LUT 3 là RO[0]
Bảng 2.2 9: Thanh ghi RDIxIS
Khi giá trị của BCSELL bằng với số hàng thì bộ đệm ba trạng thái sẽ điền khiển mạng truyền tin của hàng đợc vô hiệu hóa từ đầu vào lựa chọn của bộ Mux và vì thế một khối trong hàng có thể mạng truyền tin nội bộ.
Thanh ghi RDIxLTx
Đầu ra từ hàng PSoC số là một bit phức tạp hơn đầu vào. Hình 3-5 miêu tả đầu ra của hàng PSoC số. Chú ý trong hình vẽ thì khối đợc đặt tên là ‘Lx’. Khối này đại diện cho một bảng tra cứu hai đầu vào (LUT). LUT cho phép ng- ời sử dụng định rõ một trong 16 hàng logic có thể áp dụng với hai đầu vào. Đầu ra của hàng logic sẽ quyết định giá trị sẽ đợc đa tới bus đầu ra toàn cục Global Output Even và Global Output Odd. Bảng 3-10 miêu tả mối quan hệ giữa bốn bit cấu hình của bảng tra cứu và kết quả của hàng logic. Một số ngời sử dụng nhận ra rằng rất dễ để quyết định thiết lập bit thích hợp bằng cách nhớ các bit cấu hình đại diện theo cột đầu ra trong một bảng chân lý gồm 2 đầu vào. Bảng 3-10 liệt kê bảy giá trị minh hoạ cho mối liên hệ giữa cột đầu ra của bảng chân lý với bit cấu hình đầu vào.
A B AND OR A+B A&B A B True
0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 LUTx[3:0] 1h 7h Bh 2h 3h 5h Fh Bảng 2.30: Ví dụ về bảng chân lý LUT
LUTx[3:0] 0h: 0000 : FALSE 1h: 0001: A .AND. B 2h: 0010: A .AND. B 3h: 0011: A 4h: 0100: A.AND.B 5h: 0101: B 6h: 0110: A.XOR.B 7h: 0111: A.OR.B 8h: 1000: ANOR.B 9h: 1001: A.XNOR.B Ah: 1010:B Bh: 1011: A.OR. B Ch: 1100: A. Dh: 1101: A.OR.B Eh:1110: A.NAND.B Fh: 1111: TRUE
Bảng2. 31: Thanh ghi RDIxLTx.
Thanh ghi RDIxROx.
Những bit cấu hình cuối cùng cho đầu ra từ dãy các khối PSoC số đợc cho trong hai thanh ghi RDIxROx. Hai thanh ghi này lu giữ 16 bit và có thể độc lập cho phép bộ đệm ba trạng thái kết nối với tất cả 8 đờng ra chẵn và 8 đ- ờng ra lẻ. Điều này có nghĩa là bất cứ hàng nào đều có thể kết nối với đầu ra toàn cục. Lu ý rằng bộ kích thích ba trạng thái đợc dùng để kích thích đờng ra toàn cục. Bởi vậy, đối với chíp có một hàng khối PSoC số để có nhiều bộ kích thích trên một đờng ra toàn cục thì trách nhiệm của ngời sử dụng phải khẳng định rằng chíp cha đợc cấu hình với nhiều bộ kích thích trên bất cứ một đầu ra toàn cục nào.