V. FPGA CỦA ALTERA
Chương 2 NGƠN NGỮ LẬP TRÌNH VHDL
NGƠN NGỮ LẬP TRÌNH VHDL SỰ RA ĐỜI NGƠN NGỮ VHDL CÁC THUẬT NGỮ CỦA VHDL MÔ TẢ PHẦN CỨNG TRONG VHDL ENTITY (THỰC THỂ ) ARCHITECTURE Gán Các Tín Hiệu Đồng Thời Thời gian trể Đồng bộ lệnh CÁC THIẾT KẾ CÓ CẤU TRÚC HOẠT ĐỘNG TUẦN TỰ Các phát biểu quá trình Vùng khai báo quá trình
Thành phần phát biểu quá trình Thực hiện quá trình Các phát biểu tuần tự LỰA CHỌN KIẾN TRÚC CÁC CÂU LỆNH CẤU HÌNH TĨM TẮT
GIỚI THIỆU VỀ MƠ HÌNH HÀNH VI
DELAY QN TÍNH VÀ DELAY TRUYỀN
Delay qn tính Delay truyền tín hiệu Mơ hình Delay qn tính Mơ hình Delay truyền
MƠ PHỎNG DELTA DRIVER
Tạo driver
Mơ hình nhiều driver xấu
XỬ LÝ TUẦN TỰ
PHÁT BIỂU
Danh sách nhạy Ví dụ về q trình
GÁN BIẾN KHÁC VỚI GÁN TÍN HIỆU
Ví dụ mơ hình mạch đa hợp khơng đúng Ví dụ mơ hình mạch đa hợp đúng
CÁC PHÁT BIỂU TUẦN TỰ PHÁT BIỂU IF
PHÁT BIỂU CASE PHÁT BIỂU LOOP
Phát biểu vòng lặp LOOP cơ bản Phát biểu vòng lặp While – LOOP Phát biểu vòng lặp FOR – LOOP Phát biểu Next và Exit
PHÁT BIỂU ASSERT PHÁT BIỂU WAIT
CÁC KIỂU ĐỐI TƯỢNG TRONG VHDL
KHAI BÁO TÍN HIỆU KHAI BÁO BIẾN KHAI BÁO HẰNG SỐ
CÁC KIỂU DỮ LIỆU TRONG VHDL
LOẠI SCALAR
Kiểu số nguyên INTEGER Kiểu dữ liệu đã định nghĩa
Kiểu dữ liệu do người dùng định nghĩa Kiểu dữ liệu SUBTYPE
Kiểu dữ liệu mảng ARRAY Kiểu dữ liệu mảng port Kiểu dữ liệu bảng ghi record
Kiểu dữ liệu SIGNED và UNSIGNED Kiểu số thực REAL
Kiểu liệt kê
KIỂU VẬT LÝ CÁC THUỘC TÍNH
Thuộc tính tín hiệu Thuộc tính dữ liệu scalar Thuộc tính mảng
CÁC TỐN TỬ CƠ BẢN TRONG VHDL
CÁC TOÁN TỬ LOGIC CÁC TOÁN TỬ QUAN HỆ CÁC TOÁN TỬ SỐ HỌC CÁC TỐN TỬ CĨ DẤU CÁC TOÁN NHÂN CHIA
CÁC TOÁN TỬ DỊCH CÁC TỐN TỬ HỖN HỢP (adsbygoogle = window.adsbygoogle || []).push({});
CHƯƠNG TRÌNH CON VÀ GĨI
CHƯƠNG TRÌNH CON Hàm Hàm chuyển đổi Hàm phân tích Thủ tục GĨI
Khai báo gói
Khai báo chương trình con CÂU HỎI ƠN TẬP VÀ BÀI TẬP
Hình và bảng
Hình 2-1. Cổng A có 2 ngõ vào.
Hình 2-2. Kí hiệu của mux có 4 ngõ vào.
Hình 2-3. Bảng trạng thái của mux có 4 ngõ vào. Hình 2-4. Dạng sóng có delay qn tính của bộ đệm. Hình 2-5. Dạng sóng có delay truyền của bộ đệm. Hình 2-6. So sánh 2 cơ cấu đánh giá.
Hình 2-7. So sánh 2 cơ cấu đánh giá. Hình 2-8. Cơ cấu đánh giá delay delta.
Hình 2-9. Kí hiệu mạch đa hợp và bảng trạng thái. Hình 2-10. Giản đồ các loại dữ liệu trong VHDL. Hình 2-11. Các kiểu mảng dữ liệu.
Bảng 2-1. Thuộc tính tín hiệu.
Bảng 2-2. Thuộc tính dữ liệu scalar. Bảng 2-3. Thuộc tính mảng.
Bảng 2-4. Tất cả các toán tử. Bảng 2-5. Các toán tử quan hệ. Bảng 2-6. Các toán tử số học. Bảng 2-7. Các tốn tử có dấu.
Bảng 2-8. Các tốn tử nhân chia. Bảng 2-9. Các toán tử dịch. Bảng 2-10. Các toán tử hỗn hợp.