C thường được quy định như điện dung của lớp ô xít trín một đơn vịđộ rộng kính dẫn âc giâ trịđ i ệ n dung không tuy ế n tính c ủ a ti ế p giâp pn
a)JFET khi chỉ có điện âp phđn cực cổng.
Hình 3.20a, mô tả trạng thâi của JFET với điện âp bằng 0V trín cực mâng vă nguồn vGS = 0V. Lúc năy độ rộng của kính lă W.
Trong suốt chếđộ lăm việc thông thường, một điện âp phđn cực ngược cần phải được duy trì qua câc tiếp giâp pnđểđảm bảo sự câch ly giữa cổng vă kính. Yíu cầu để có phđn cực ngược sẽ
lă: vGS≤ 0V.
Hình 3.20b, lă trạng thâi của JFET khi vGS đê được giảm xuống đến một giâ trị đm, lăm cho độ rộng vùng nghỉo tăng lín, tức lă lăm tăng điện trở của vùng kính dẫn. Độ rộng của kính dẫn bđy giờđê giảm xuống, với W’ < W. Do tiếp giâp cổng-kính được phđn cực ngược, dòng cổng sẽ bằng dòng bêo hòa ngược của tiếp giâp pn, thường lă một giâ trị rất nhỏ nín ởđđy ta có thể xem
iG≈ 0.
Đối với câc giâ trị của vGS đm hơn, thì độ rộng kính dẫn sẽ tiếp tục giảm xuống, lăm cho điện trở của vùng kính tiếp tục tăng lín. Cuối cùng, sẽđạt đến trạng thâi của JFET nhưở hình 3.20c, tức lă điện âp cổng-kính đạt đến giâ trịđiện âp thắt [pinch-off voltage] vGS = VP. Điện âp thắt VP lă giâ trị (đm) của điện âp cổng-nguồn tương ứng tại thời điểm vùng kính dẫn biến mất hoăn toăn. Kính dẫn sẽ trở nín thắt lại khi hai vùng nghỉo của hai tiếp giâp pn kết hợp với nhau tại trung tđm của kính dẫn. Lúc năy, điện trở của vùng kính sẽ trở nín vô cùng lớn. Nếu tăng vGS đm hơn nữa, về thực chất không ảnh hưởng đến bản chất bín trong của JFET ở hình 3.20c, nhưng vGS
phải không được vượt quâ điện âp đânh thủng Ζener của tiếp giâp cổng-kính.