Chương 2 CÁC HỆ THỐNG IMT-2000 TẠI CHÂU ÂU
2.2.1 Tuyến xuống của UTRA FDD.
Hỡnh 2.3: Cấu trỳc khung và khe tuyến xuống của kờnh riờng
Hỡnh 2.3 là cấu trỳc khung tuyến xuống. Độ dài khung là 10 ms với 15 khe thời gian, mỗi khe dài 0,667 ms mang 2560 chip, như vậy tốc độ chip là 3,838 Mchips/s. Số liệu thực một khe là k
2
10 , k = 0, 1, 2, ..7 cụ thể là 10 đến 1280 bit, trong đú k được gọi là thụng số hệ thống. Hệ số trải phổ là:
F 512/2k (2.1) Vỡ k nguyờn và cú giỏ trị từ 0-7, nờn hệ số trải phổ là 4, 8, 16,..256.
Cũng trờn hỡnh 2.3 chỳng ta thấy rằng khe thời gian thứ i gồm cỏc khe nhỏ. Đầu tiờn là DPDCH chứa Ndata bit số liệu 1, sau đú là một DPCCH cú NTFCI bit của TFCI. DPCCH tiếp theo cú NTPC bit. DPDCH thứ hai cú Ndata2 bit của số liệu thứ hai, kết thỳc là DPDCH cuối cựng với NPilot bit tớn hiệu hoa tiờu. Cú tất cả 17 dạng khe tuyến xuống liờn quan đến tốc độ bit của kờnh. Vớ dụ nếu tốc độ bit là 150 kb/s thỡ
2
data1
N , Ndata22, NTFCI 0, NTPC 2, và Npilot4, tổng cộng là 10 bit
trong một khe, tương ứng với k = 0, SF= 512. Đối với tốc độ là 1920 ( dạng khe 16) thỡ Ndata1=240, Ndata2=1008, NTFCI=8, NTPC=8, và Npilot=16 nghĩa là tổng số bit trong
một khe là 1280 và hệ số trải phổ SF = 4.
Tất cả cỏc khe tuyến xuống đều cú ký hiệu hoa tiờu. Cỏc mẫu bit hoa tiờu cú giỏ trị 2, 4, 8, 16 bit. Đối với một Npilot cụ thể giỏ trị cỏc bit thay đổi giữa cỏc khe thời gian tạo ra một mẫu hoa tiờu lặp lại sau mỗi khung 15 khe. Bằng thủ tục này cỏc ký hiệu hoa tiờu tỏc động tới cả đồng bộ khung cũng như là ước lượng kờnh.
Trường TPC cú NTPC=2, 4, 8 bit, nhưng những bit NTPC này toàn „1‟ hoặc „0‟phụ thuộc lệnh điều khiển cụng suất là tăng hay giảm cụng suất.
TFCI cho biết thụng tin về tốc độ số liệu hiện thời được sử dụng trờn kờnh số liệu. TFCI cú thể khụng cú trong trường hợp cỏc dịch vụ cú tốc độ cố định, khi đú UE sẽ biết giỏ trị SF, mẫu hoa tiờu và Ndata1, Ndata2, NTPC.
Chỳng ta thấy rằng DPCCH mang cỏc bit TFCI, TPC và hoa tiờu trờn cơ sở phõn chia thời gian trong mỗi khe, trong khi DPDCH mang số liệu 1 và 2 cũng theo chế độ ghộp kờnh thời gian trong từng khe. Sau đú cả hai kờnh DPDCH và DPCCH được ghộp kờnh với nhau, rồi từ dũng số liệu nối tiếp chỳng lại được phõn làm hai thành phần song song với nhau được gọi là đồng pha và cầu phương. Tuy nhiờn tại điểm này, thực tế chỳng vẫn cựng pha. Sau đú, cả hai dũng bit này được trải phổ 3,84Mchips/s bởi cựng loại mó được gọi là mó phõn kờnh Cch,SF,n và SF=2n ( SF phải được chọn sao cho tốc độ chip luụn là 3,84 Mchips/s, vớ dụ nếu kờnh kết hợp DPDCH/DPCCH cú tốc độ 960 Kb/s, hai nhỏnh I & Q sẽ hoạt động ở tốc độ 480kb/s và SF sẽ là 8 từ kết quả 3,84 Mchips/s chia cho 480 kb/s. Nếu tốc độ số liệu vượt quỏ khả năng của một kờnh DPDCH thỡ sẽ dựng thờm cỏc kờnh DPDCH khỏc, mỗi kờnh DPDCH cú một mó phõn kờnh riờng. Việc sắp xếp này được minh họa trờn hỡnh 2.4, ta thấy rằng DPCCH được ghộp kờnh với DPDCH1. Nếu khụng cú số liệu điều khiển trờn DPDCHi đồng nghĩa với việc phỏt bị tạm dừng trong những khoảng đú trong khe thời gian, trong khi việc truyền DPCCH vẫn xảy ra bỡnh thường. Hỡnh 2.5 minh họa dạng khe thời gian tuyến xuống khi truyền nhiều mó.
Hỡnh 2.4: Sắp xếp trải phổ tuyến xuống trong truyền dẫn đa mó
Trờn hỡnh 2.4 ta thấy rằng cỏc tớn hiệu đó trải phổ đồng pha và cầu phương từ mỗi bộ nhõn được đưa đến cỏc bộ cộng để tạo ra tớn hiệu đồng pha I và cầu phương Q
cho truyền dẫn đa mó. Tớn hiệu Q được dịch pha 90 , như vậy tớn hiệu I và Q bõy giờ là vuụng pha. Tại đầu ra của bộ cộng ta cú tớn hiệu I+jQ. Tớn hiệu này sau đú được xỏo trộn bằng một mó Cscramble. [9]
Sau đõy chỳng ta sẽ xem xột mó này và mó hoỏ phõn kờnh.
Hỡnh 2.5: Dạng khe tuyến xuống khi phỏt đa mó