3.1.1. Sai số trong các phép đo DC dùng PMU
Trường hợp cấp dịng đo áp (hình 23):
• Điện áp v cấp từ DAC cĩ sai số tuyệt đối là sai số lượng tử hĩa của 12-bit DAC:
(1) • Điện trở dùng trong mạch cĩ sai số tương đối 1% nên:
Kết nối đến máy test Thị kính 10x Vật kính 2x/4x Chỉnh xoay Chỉnh x Chỉnh y Chuck giữ wafer Hút chân khơng Giá đỡ Probe card
45 Báo cáo nghiệm thu
(2) • Dịng cung cấp:
(3) • Giá trịđiện áp trên DUT:
(4) • Sai số tương đối của giá trịđiện áp trên DUT:
(5)
(6)
(7) • Giá trị đọc được của PMU là từ 12-bit ADC với thang đo (-10V, +10V) cĩ
sai số tuyệt đối là 2.4mV nên sai số tuyệt đối trong phép đo là:
(8)
Trường hợp cấp áp đo dịng (hình 24):
• Điện áp v cấp từ DAC cĩ sai số tuyệt đối là sai số lượng tử hĩa của 12-bit DAC:
(9) • Điện trở dùng trong mạch cĩ sai số tương đối 1% nên:
(10) • Điện áp đến ngõ vào 12-bit ADC:
(11) • Sai số tương đối của điện áp đến 12-bit ADC:
(12)
(13)
(14) • Giá trịđọc được của PMU là từ 12-bit ADC với thang đo (-10V, +10V) cĩ
46 Báo cáo nghiệm thu
(15) • Sai số tuyệt đối của giá trị dịng điện đo được:
(16)
3.1.2. Sai số trong các phép đo AC
Clock chủ dùng trong hệ thống là 800MHz nên cĩ chu kỳ là 1.25ns. Một bước thay
đổi timing nhỏ nhất bằng một chu kỳ clock. Phương pháp đo các thơng số AC là
điều khiển thời gian lấy mẫu tín hiệu (hình 10 đề mục 2.1.6) nên sai số tuyệt đối trong phép đo bằng một bước thay đổi timing. Hiển nhiên, trong trường hợp tối ưu, sai số tuyệt đối là 1.25ns.
Tuy nhiên khơng phải lúc nào cũng áp đặt timing với bước thay đổi nhỏ nhất, vì như
vậy sẽ làm tăng thời gian test do phải thay đổi nhiều lần thời gian lấy mẫu tín hiệu. Trong các phép đo các thơng số AC, chọn bước thay đổi timing tương ứng sao cho sai số trong phép đo khơng vượt quá 10%. (adsbygoogle = window.adsbygoogle || []).push({});
Hầu hết các thơng số AC của các DUT được test cĩ giá trị lớn hơn 15ns nên kết quả
thường cĩ sai số dưới 10%. Riêng thơng số hold time th cĩ giá trị quá nhỏ (<5ns), máy test khơng đo được giá trị chính xác mà chỉ kiểm tra xem pass hay fail với khoảng thời gian offset ngắn nhất của thiết bị (1.25ns).
3.2. Kết quả và thảo luận 3.2.1. Continuity test 3.2.1. Continuity test
Về nguyên tắc, Continuity test giống nhau cho tất cả IC, nên ở đây chỉ lấy kết quả
Continuity test trên EEPROM AT28C64A (hình 46, trang 45) và trên 74LS00 (hình 47, trang 45) để phân tích và thảo luận.
Continuity test dùng phương pháp tĩnh (static method), được tiến hành bởi PMU. Dịng cưỡng bước được dùng là ±100µA.
Thảo luận:
Kết quả continuity test chính là áp đo được trên các diode bảo vệ (áp mở) chống ESD của các chân IC. Trong datasheet của các IC thường khơng cho biết khoảng giá trị chính xác của VD,VDD và VD,VSS bởi vì các diode này chỉ đĩng vai trị bảo vệ, khơng tham gia trong các hoạt động của IC. Theo các điều kiện thơng thường, các giá trị này trong khoảng 200mV đến 1500mV là chấp nhận (pass), ngược lại là fail.
47 Báo cáo nghiệm thu
Hình 46. Kết quả Continuity test trên AT28C64A.
Hình 47. Kết quả Continuity test trên 74LS00.
Các chân báo fail trong kết quả hình 46 khơng phải là IC bị lỗi mà do các chân này khơng dùng (NC, non connect) nên khơng cĩ diode nối đến VDD hay VSS bên trong
die. Điện áp đo được trong trường hợp này là các giá trị giới hạn của PMU.
Trong AT28C64A, các chân I/O đều cĩ cả hai diode nối đến VDD và VSS. Các chân
cịn lại chỉ cĩ diode nối đến VSS. Trong 74LS00, các chân output đều cĩ cả hai diode nối đến VDD và VSS. Các chân input chỉ cĩ diode nối đến VSS.
Kết quả đo được so sánh với giá trị đo bằng tay dùng Digital Multimeter. Sai lệch khơng quá 10%.
48 Báo cáo nghiệm thu
3.2.2. DC Test AT28C64A
Ởđây cĩ một ghi chú: các thơng số DC được đo bằng PMU ngoại trừVIH, VIL được
đo bằng Special tester. Giải thuật đo VIH, VILnhư sau:
• Áp đặt các chân ngõ vào của AT28C64A các mức điện áp VIH, VILkhác nhau tương ứng cho các mức logic 1 và 0.
• Thực hiện việc ghi dữ liệu.
• Đọc lại dữ liệu vừa ghi với điện áp các mức logic 0 và 1 ở các ngõ vào đúng theo điều kiện hoạt động thơng thường trong datasheet.
• Kiểm tra dữ liệu đọc được.
• Lặp lại từ bước 1 cho đến khi xác định được VIH, VIL.
Hình 48 là kết quảđo các thơng sốICC(s)/TTL input, ICC(s)/CMOS input, ICC/active, ILI, ILO, VOH, VOL, VIH, VIL của AT28C64A.
Hình 48. Kết quảđo các thơng số DC của AT28C64A.
Thảo luận:
Dịng tiêu thụICCthay đổi theo chếđộ hoạt động của IC:
• Standby: IC khơng được chọn (IC ở chế độ chờ). Giá trị này cũng tùy thuộc vào giá trị điện áp của các mức logic đặt ở ngõ vào: (adsbygoogle = window.adsbygoogle || []).push({});
o ICC(s)/TTL input: tất cả các ngõ vào cĩ logic 1 là 2.4V và logic 0 là 0.8V. o ICC(s)/CMOS input: tất cả các ngõ vào cĩ logic 1 là 5V và logic 0 là 0V. • Active ICC: IC tích cực (ngõ chip select CS được áp đặt logic 0).
Một số thơng số DC cĩ thểđược kiểm tra bằng tay để đối chiếu với kết quả cho bởi thiết bị Chip-ATE. Sai lệch khơng quá 10%.
Để kiểm tra độ chính xác của PMU cũng cĩ thể thực hiện bằng cách dùng PMU đo một số thơng số biết trước. Ví dụđo dịng qua một điện trở chẳng hạn.
49 Báo cáo nghiệm thu
1. Đo VOL dùng phương pháp cấp dịng đo áp được kết quả 63mV. Dịng điện cung cấp là 2.1mA tương ứng áp cung cấp là 210mV với thang điện trở
R=100Ω. Theo cơng thức (8): Sai số tuyệt đối:
Sai số tương đối:
2. Đo ILI(low) dùng phương pháp cấp áp đo dịng được kết quả 0.34µA. Điện áp cung cấp là 0V. Thang đo trong trường hợp này là RS=1MΩ nên sai số
theo cơng thức (16) là:
Sai số tuyệt đối: Sai số tương đối:
Hai thơng số VIH, VIL cĩ sai số là giá trị của một bước thay đổi điện áp trong giải thuật đã trình bày ở đầu đề mục. Cĩ thể chọn bước thay đổi nhỏ nhất là 1mV để đạt sai số nhỏ nhất, nhưng thời gian test sẽ rất dài. Bước thay đổi điện áp trong quá trình
đo VIH, VIL được chọn là 100mV. Do vậy sai số của phép đo: • đối với VIH là:
• đối với VIL là:
3.2.3. DC Test họ 74LS
Hình 49. Kết quảđo các thơng số DC của 74LS374.
Test các thơng số DC của tất cả các loại IC họ 74LS đã đề ra dùng PMU cũng giống nhưđối với AT28C64A.
50 Báo cáo nghiệm thu
Trong các IC họ 74LS đề ra, 74LS374 bao hàm tất cả các thơng số cĩ thể test được của Chip-ATE nên ở đây chỉ nêu ra hai kết quả test DC đối với 74LS374 (hình 49, trang 47) và 74LS00 (hình 50).
Sai số của các phép đo cũng giống nhưđã trình bày trong đề mục 3.2.2.
Hình 50. Kết quảđo các thơng số DC của 74LS00.
3.2.4. AC Test AT28C64A
Hình 51. Kết quảđo các thơng số AC của AT28C64A.
51 Báo cáo nghiệm thu
Nguyên lý test các timing đã được trình bày ở chương II. Ở đây, để cụ thể hĩa, nguyên lý đo tOE, tACC và tCE được cho trên hình 52.
Hình 52. Nguyên lý đo tOE, tACC và tCE.
Thời gian toffset bắt đầu với giá trị lớn hơn giá trịđược cho bởi datasheet của nhà sản xuất. toffset được giảm dần và quá trình đo được lặp lại cho đến khi dữ liệu nhận được khơng cịn đúng nữa. Giá trịtoffset lúc này được xác định là kết quảđo.
Nguyên lý đo tWPL:
• Đặt địa chỉ và dữ liệu chuẩn bị ghi vào EEPROM.
• Cấp xung ghi trên đường WR với độ rộng điều khiển được.
• Kiểm tra và lặp lại quá trình ghi với độ rộng xung WR tăng dần cho đến khi dữ (adsbygoogle = window.adsbygoogle || []).push({});
liệu được ghi thành cơng vào EEPROM.
• Độ rộng xung WR cuối cùng được xác định là tWPL.
Thảo luận:
Theo kết quảđo được, các thơng sốđều đạt (pass). Theo lập trình từ mạch Timing & Controller thì:
• Bước thay đổi của toffset khi đo tACC và tCE là 5*4*0.625 = 12.5ns.
• Bước thay đổi của toffsetkhi đo tOE là 5*2*0.625 = 6.25ns
• Bước thay đổi của tW khi đo tWPLlà 3*2*0.625 = 3.75ns
Sai số tuyệt đối trong các phép đo chính là bước thay đổi toffset của phép đo đĩ. Ta thấy sai số của các phép đo khơng quá 10%.
Nếu chỉ xác định xem pass hay fail, độ chính xác khơng cần cao. Nếu cần độ chính xác cao hơn, cĩ thể lập trình điều khiển timing với bước thay đổi nhỏ hơn, nhưng
điều này sẽ làm tăng thời gian test. Bước thay đổi nhỏ nhất cĩ thể lập trình được là 1.25ns (tương ứng clock lớn nhất của hệ thống là 800MHz).
Kết quả lập trình timing của mạch Timing & Controller được kiểm chứng bằng oscilloscope 400MHz (do tần số lớn nhất mà oscilloscope đo được là 400MHz nên một số tín hiệu được kiểm tra cần qua bộ chia trước khi đưa vào oscilloscope).
DUT AT28C64A Shift Register Addr, CE, OE 1.5V Strobe
D_Out Data bus
OE tOE
D_Out
Strobe toffset
+ -
52 Báo cáo nghiệm thu
3.2.5. AC Test họ 74LS
Đo các thơng số propagation delay time của các IC họ 74LS cũng giống như nguyên lý đo tOE, tACC và tCE đã trình bày ởđề mục trước.
Nguyên lý đo đối với thơng số setup time (được trình bày trên hình 53) cĩ một ít khác biệt so với nguyên lý đo propagation delay time. Trên hình vẽ, lấy ví dụ DUT là một D-Flipflop.
Hình 53. Nguyên lý đo setup time ts.
• Điều kiện:
o th đủ lớn để khơng ảnh hưởng đến kết quảđo.
o tStrobe,offset đủ lớn để cĩ thể lấy mẫu đúng mức logic tín hiệu ra. • Tiến trình:
o Bắt đầu với toffset lớn hơn giá trịđược cho bởi nhà sản xuất. o Xuất xung, kiểm tra tín hiệu ngõ ra.
o Giảm dần toffset cho đến khi tín hiệu ngõ ra sai. o Giá trịtoffset lúc này được xác định là setup time ts.
Do tiến trình đo đối với các IC là giống nhau nên ởđây chỉ trình bày kết quảđo các thơng số AC của một số IC họ 74LS (từ hình 54 đến hình 59). Shift Register Data vector 1.5V Strobe
D_Out Data bus
Data vector Clock Strobe TStrobe,offset D CK Clock + - toffset D_Out DUT (Flipflop) th (adsbygoogle = window.adsbygoogle || []).push({});
53 Báo cáo nghiệm thu
Hình 54. Kết quảđo các thơng số AC của 74LS04.
Hình 55. Kết quảđo các thơng số AC của 74LS125.
Hình 56. Kết quảđo các thơng số AC của 74LS138.
54 Báo cáo nghiệm thu
Hình 58. Kết quảđo các thơng số AC của 74LS164.
Hình 59. Kết quảđo các thơng số AC của 74LS374.
Đối với hold time th, do giá trị thực tế quá nhỏ (vài ns) nên máy test khơng thể đo chính xác được do một chu kỳ clock của máy test là 1.25ns. Hiện tại máy test chỉ áp
đặt hold time bằng 1.25ns và xác định xem pass hay fail.
55 Báo cáo nghiệm thu
Hình 60. Kết quả functional test của AT28C64A.
Functional test là test tất cả các tính năng của DUT ở các điều kiện test bình thường (khơng nghiêm ngặt). Thơng thường điều kiện test được áp đặt cho DUT được lấy theo các giá trị khuyến nghị của nhà sản xuất để IC hoạt động tốt. Với các loại IC
đặt ra cho máy test, cĩ thể dùng một microcontroler để thực hiện functional test. Trong thiết kế của Chip-ATE, mạch Special tester được thiết kế tương ứng cho từng loại IC nên cũng được kết hợp luơn quá trình functional test. Khi test function, tất cả
các chân của DUT (ngoại trừ chân VCC và GND) được kết nối trực tiếp đến microcontroller của Special tester.
Do cùng nguyên lý functional test cho tất cả các loại IC nên ởđây chỉ trình bày kết quả test của AT28C64A (hình 59, trang 52).
Dạng thức trình bày chung trong giao diện functional test:
• Một Image box để mơ tả chức năng của IC.
• Một Text box để cho biết kết quả test và thơng báo lỗi. Nếu IC tốt, kết quả là
pass, ngược lại kết quả là fail và kèm theo thơng báo tình trạng lỗi của IC.
56 Báo cáo nghiệm thu
Test die được chọn làm mẫu test đã được trình bày trong đề mục 2.4 và cho thấy trên hình 43. Để thuận tiện, ở đây lấy lại hình 43, thêm vào đĩ là ghi chú một số
thành phần chính trên test die (hình 61).
Hình 61. Các thành phần trên test die.
Cĩ nhiều thành phần trên test die: MOSFET n-channel, p-channel, các loại capacitor, các điện trở, các contact… Khi đặt làm probe card ở một cơng ty làm probe card của Mỹ, họ chỉ làm các probe needle tương ứng cho các pad dọc theo các cạnh của test die. Các pad nằm phía trong test die khơng thể tiếp xúc lên được, nên chỉ tiến hành test được với các MOSFET n-channel và p-channel.
Hình 62 (trang 54) trình bày sơ đồ của các thành phần cĩ thể tiếp xúc và test được của test die (hình này chỉ là mơ tả lại cho rõ hơn hình dạng của test die khi nhìn từ
trên xuống. Hình 61 là hình chụp qua kính hiển vi nên nhìn khơng được rõ). Hình 63 trình bày schematic của các thành phần cĩ thể test được trên test die. Hình 64 là hình chụp các MOSFET qua kính hiển vi phĩng đại 400 lần.
Các pad bên ngồi Các pad bên trong
MOSFET Resistor Capacitor Các Contact Guard band p-well Guard band p-well n-channel MOSFET p-channel MOSFET p-guard band n-guard band n-channel common source p-channel common source Common gate p-channel drains n-channel drains
57 Báo cáo nghiệm thu
Hình 62. Sơđồ của các thành phần cĩ thể tiếp xúc và test được của test die. (adsbygoogle = window.adsbygoogle || []).push({});
Hình 63. Schematic của các thành phần được đo trên test die.
Hình 64. Các MOSFET chụp qua kính hiển vi phĩng đại 400 lần.
Thiết bị sẽ tiến hành đo ba thơng số của MOSFET: Threshold voltage (VTN); Channel conductivity (k) và Channel on resistance (Ron). Tất cả các thơng số này
đều được đo bằng PMU.
Chú ý là khi tiến hành test wafer, p-guard band phải được nối đến điện áp thấp (trong trường hợp wafer này là GND) và n-guard band phải được nối đến điện áp cao (trong trường hợp wafer này là VCC).
Cách đo Threshold voltage
Hình 65a mơ tả cách đo Threshold voltage của MOSFET kênh n:
• Nối Gate và Drain, Body (trong trường hợp này là p-guard band) và Source. • Dùng PMU cấp dịng 1µA theo hướng từ Drain đến Source (Source nối
GND).
• VTN được xác định là điện áp trên Drain.
n-GB p_CS n_CS p-GB Gate p-Drain n-Drain
58 Báo cáo nghiệm thu
Đối với MOSFET kênh p, dịng được cấp theo chiều ngược lại.
(a) (b) (c) Hình 65. Cách đo các thơng số của MOSFET.
(a) Đo Threshold voltage VTN.
(b) Đo Channel conductivity k trong điều kiện bão hịa. (c) Đo Channel conductivity k trong điều kiện khơng bão hịa.
Cách đo Channel conductivity (k)
Cĩ hai phương pháp thơng dụng đểđo thơng sốk:
a. Đo Channel conductivity trong điều kiện bão hịa (hình 65b): • Kết nối như hình 65b.
• Cấp áp V= v+VTN và đo dịng IDS. Áp vđược chọn lớn nhất mà transistor cĩ thểđáp ứng được.
• k được xác định từ cơng thức:
b. Đo Channel conductivity trong điều kiện khơng bão hịa (hình 65c): • Kết nối như hình 65c. • Cấp điện áp lớn hơn VTN để MOSFET tạo kênh dẫn. • Cấp dịng IDS và đo áp VDS. • Xác định Ron: • k được xác định từ cơng thức: PMU IDS = 1µA VDS = VTN IDS V = v+VTN PMU IDS Ron=VDS/IDS V = 5V
59 Báo cáo nghiệm thu
Với cách thứ nhất, do MOSFET ở trạng thái bão hịa nên giá trịđo được sẽ thấp hơn một ít so với giá trị khi đo ở trạng thái khơng bão hịa. Cách thứ hai cho kết quả gần với giá trị thực tế hơn.