L ỜI CAM ĐOAN
2.3.Giới thiệu về các thiết bị và linh kiện được lựa chọn
1. Sơ đồ khối hệ thống
2.3.Giới thiệu về các thiết bị và linh kiện được lựa chọn
a) Vi điều khiển ATMEGA128
ATMEGA128 là bộ vi điều khiển CMOS 8 bit tiêu thụ điện năng thấp dựa trên
kiến trúc RISC. Công nghệ này cho phép các lệnh thực thi chỉ trong một chu kì nhịp xung, vì thế tốc độ xử lý dữ liệu có thể đạt đến 1 triệu lệnh trên giây ở tần số 1 Mhz. Vi điều khiển này cho phép người thiết kế có thể tối ưu hoá mức độ tiêu thụ năng lượng mà vẫn đảm bảo tốc độ xử lí. Phần cốt lõi của AVR kết hợp tập lệnh phong phú về số lượng với 32 thanh ghi làm việc đa năng. Toàn bộ 32 thanh ghi đều được nối trực tiếp với ALU (Arithmetic Logic Unit), cho phép truy cập 2 thanh ghi độc lập bằng một chu kì xung nhịp. Kiến trúc đạt được có tốc độ xử lý nhanh gấp 10 lần vi điều khiển dạng CISC thông thường. Atmega128 cung cấp những đặc tính sau:
-128 K bytes bộ nhớ chương trình,
-4Kbytes bộ nhớ EEPROM,
-4Kbytes SRAM,
-52 chân với mục đích vào ra thông thường,
-32 thanh ghi làm việc với mục đích thông thường,
-Bộ đếm thời gian thực (RTC),
-4 bộ Timer/Counter với chế độ so sánh và PWM,
-2 USARTs,
-8 kênh ADC 10 bit với khả năng lựa chọn đầu vào và lập trình được hệ số khuếch đại,
-Watchdog timer có khả năng lập trình nhờ bộ tạo dao động bên trong, giao tiếp SPI, bộ giao tiếp kiểm tra lỗi theo chuẩn IEEE 1149.1, chỉ dùng để debug hệ thống và chương trình trên chip và khả năng lựa chọn 6 chế độ tiết kiệm năng lượng. chế độ Idle ngừng hoạt động của CPU trong khi cho phép SRAM, Timer/Counter, cổng SPI, hệ thống ngắt tiếp tục gọi hàm, chế độ power-down tiết kiệm lượng thanh ghi nhưng ổn định cho xung giao động, không hoạt động các hàm khác cho đến khi có ngắt tiếp theo hoặc reset phần cứng. Ở chế độ power-save, Timer không đồng thời tiếp tục hoạt động, mà cho phép người sử dụng dùng một Timer cơ sở trong khi các thiết bị đang ở chế độ nghỉ. Chế độ giảm nhiễu cho ADC ngừng CPU và các module vào ra ngoại trừ
64
timer và ADC, để giảm nhiễu xuống thấp nhất trong quá trình biến đổi ADC. Ở chế độ standby thạch anh dao động đang chạy trong khi các thiết bị khác ở chế độ nghỉ. Ở chế độ standby mở rộng bộ dao động chính và timer không đồng bộ tiếp tục chạy.
-Khả năng thực thi cao, công suất tiêu thụ thấp, bộ vi xử lý 8 bit -Bộ vi xử lý với cấu trúc RISC :
+Có thể tính toán 16 triệu lệnh trên 1s ở tần số 16MHz
+Tạo ra đầy đủ các trạng thái
+32 thanh ghi với mục đích làm việc và điều khiển thiết bị ngoại vi
+Bộ nhớ chương trình không đổi và bộ nhớ dữ liệu :
+Bộ nhớ dữ liệu chương trình là 128K Bytes với chu kì tẩy xóa cho bộ nhớ là 10 000 lần
+Bộ nhớ EEPROM là 4 K bytes với chu kỳ tẩy xóa là 100 000 lần
+Có 4 K Bytes bộ nhớ SRAM nội
+Có thể lựa chọn mở rộng không gian bộ nhớ ngoài lên 64 K Bytes
+Có chế độ khóa để bảo mật chương trình
+Giao tiếp SPI trong lập trình trong hệ thống
- Giao tiếp JTAG (theo chuẩn IEEE 1149.1) :
+Có khả năng quét danh giới theo chuẩn JTAG
+Mở rộng khả năng Debug trên chíp
+Bộ nhớ chương trình, EEPROM, các cầu chì, khóa các bit thông qua giao tiếp JTAG
- Các ngoại vi : (adsbygoogle = window.adsbygoogle || []).push({});
+Hai bộ Timer/Counter 8 bit hoạt động riêng rẽ và có chế độ so sánh
+Hai bộ Timer/Counter mở rộng 16 bit hoạt động riêng rẽ, chế độ so sánh và chế độ lưu trữ
+Bộđếm thời gian thực với tần số dao động riêng
+Hai kênh PWM 8 bit
+Sáu kênh PWM với khả năng thay đổi được từ 2 đến 16 bit
+Khối so sánh đầu ra
+Tám kênh ADC 10 bit
+Hai khối giao tiếp USART có thể lập trình
65
+Watchdog và Timer có thể lập trình nhờ xung nhịp trên chip. Tự động reset khi treo máy
+Khối so sánh tương tự trên chip
- Các đặc trưng đặc biệt của vi điều khiển :
+Có nguồn ngắt bên trong và mở rộng
+Có khả năng lựa chọn xung clock bằng phần mềm
+Có sáu chế độ nghỉ : Idle, ADC noise Reduction, Power–save, Power–down, Standby, Standby mở rộng
+Có khả năng định cỡ xung dao động thời gian thực bên trong
- Các cổng vào ra : +Gồm 53 chân có thể lập trình +Chip có 64 chân +Giải điện áp làm việc từ 4.5 V – 5.5 V +Dải tốc độ từ 0 – 16 MHz - Mô tả các chân +VCC : chân nguồn +5V +GND: chân đất +Port A +Port B +Port C +Port D +Port E +Port F +Port G +Reset : dùng để reset lại hệ thống
+XTAL1 và XTAL2 : là hai chân để tạo dao động ngoài khi nối với thạch anh
+AVCC là chân nguồn cho cổng F và dùng để biến đổi ADC. Khi kết nối với
VCC thì quá trình biến đổi ADC là chính xác hơn
+AREF là chân điện áp so sánh phục vụ cho quá trình biến đổi ADC
66
67
Hình 4.5: Cấu trúc của ATMEGA128
- Bộ truyền/nhận UART
Hình 4.6 minh họa sơ đồ khối của bộ truyền/nhận UART. Việc truyền dữ liệu được khởi tạo bằng cách ghi dữ liệu vào thanh ghi dữ liệu I/O USART, ký hiệu là UDR. Dữ liệu được truyền từ UDR đến thanh ghi dịch truyền khi :
68
Hình 4.6: Sơ đồ khối của bộ truyền/nhận UART
Một ký tự mới đã được ghi vào UDR sau khi bit stop từ ký tự trước đó đã dịch chuyển ra. Thanh ghi dich chuyển ra được nạp ngay lập tức. Ở thời điểm này bit
UDRE trong thanh ghi trạng thái USART, USR, được đặt khi bit này đặt thành “1”, bộ (adsbygoogle = window.adsbygoogle || []).push({});
USART đã sẵn sàng nhận ký tự tiếp theo. Vào cùng thời điểm khi dữ liệu được truyền từ UDR đến thanh ghi dịch bộ truyền 10 (11) bit, bit 0 của thanh ghi dịch bị xóa (start bit) và bit 9 (10) được đặt (stop bit). Nếu như một dữ liệu 9 bit được lựa chọn (bit CHR9 trong thanh ghi điều khiển USART, UCR được đặt), bit TXB8 trong thanh ghi UCR được truyền vào bit 9 trong thanh ghi dịch bộ truyền. Theo nhịp của đồng hồ tốc độ baud sẽ diễn ra cuộc truyền đến thanh ghi dịch, bit start bị dịch chuyển ra chân TXD. Sau đó kế tiếp là dữ liệu, LSB trước tiên. Khi bit stop đã được dịch chuyển ra, thanh ghi dich được nạp nếu bất kỳ dữ liệu nào đã được ghi vào thanh ghi UDR trong khoảng thời gian truyền. Trong thời gian nạp, bit UDRE được đặt thanh “1”. Nếu như không có dữ liệu mới trong thanh ghi UDR để truyền di khi bit stop được dịch chuyển
69
một lần nữa. Khi không có dữ liệu mới cần được ghi, và bit stop đã có mặt trên TxD đối với một chiều dài bit, cờ TX complete, TXC, trong thanh ghi USR được đặt thành “1”. Khi bit này được xóa thành “0”, thì chân PDI có thể được sử dụng cho thao tác I/O chung. Khi đặt thành “1”, bộ truyền trong USART sẽ được nối với PDI, chân này bị bắt buộc trở thành một chân nối ra không đếm xỉa gì đến việc đặt của bit 1 trong DDRD. Một ký tự mới đã được ghi vào UDR trước khi bit stop từ ký tự trước đã được dịch đi. Thanh ghi dịch được nạp khi bit stop của ký tự đang được truyền đã được dich chuyển ra. Nếu bộ truyền 10 (11) bit đang trống thì thì dữ liệu được truyền UDR đến thanh ghi dịch.
- Bộ định thời
Bộ định thời trong Atmega128 có chức năng giống như một bộ định thời hoặc một bộ đếm. Giống như một bộ định thời, tín hiệu giữ nhịp bên trong hoặc dẫn xuất của tín hiệu giữ nhịp đó được sử dụng để giữ nhịp bộ định thời, trong khi giống như một bộ đếm, một tín hiệu từ bên ngoài ở chân của một cổng được sử dụng để giữ nhịp bộ định thời/bộ đếm. Hình 4.7 minh họa bộ dồn kênh (multiplexer), đóng vai trò lựa chọn một trong nhiều nguồn tín hiệu đồng hồ dùng cho bộ timer/counter. Bộ chia tần số dùng cho cả bộ timer/counter 0, timer/counter 1, và timer/counter 2 được minh họa trên hình 4.7.
Hình 4.7: Bộ dồn kênh
70
Hình 4.8: Sơ đồ của bộ timer/counter 0 8 bit
Sơ đồ của bộ timer/counter 1 16 bit được biểu diễn trên hình 4.9
Hình 4.9: Sơ đồ của bộ timer/counter1 16 bit
71
Hình 4.10: Sơ đồ của bộ timer/counter2 8bit
b) Module SIM5218A.
Đặc điểm chính
- Hỗ trợ mạng GSM/GPRS/EDGE và UTMS hoạt động trên các tần số GSM 850MHZ, EGSM 900MHZ, DCS 1800 MHZ và PCS 1900 Mhz.
- Hỗ trợ mạng WCDMA 850/1900/2100 MHz
- Hỗ trợ WCDMA HSDPA 7.2 Mbps,WCDMA HSUPA 5.76 Mbps.
- Tích hợp GPS
- Nhiều giao tiếp và khả năng mở rộng cao
+Cổng dữ liệu nối tiếp và công USB 2.0 (full speed)
+Giao diện giao tiếp USIM: Hỗ trợ thẻ SIM 3V và 1.8V
+Chân Power On/Off và chân RESET
+Backup RTC Interface
+Sáu chân GPIOs (chân xuất nhập mục đích chung): 1 cho ngắt , 1 cho flight mode, I cho LED trạng thái, 2 cho điều khiển đầu ra , 1 cho đầu vào, ta cũng có thể kết hợp chúng lại để sử dụng cho giao tiếp PCM.
+Ba kênh audio gồm hai đầu vào microphone và ba đầu ra audio. Có thể dễ dàng cấu hình bằng AT command.
+Một giao diện giao tiếp Camera
72
+Một bộ giao tiếp ADC
+Một LDO Power output
+Một giao diện giao tiếp thẻ nhớ (SD, MMC). (adsbygoogle = window.adsbygoogle || []).push({});
+Một giao tiếp PCM
Sơ đồ khối hệ thống tổng quan SIM5218A
Sơ đồ khối hệ thống của SIM5218A bao gồm ba khối chính: Khối antenna, khối giao tiếp ứng dụng (Application Interface) và khối Ứng dụng người dùng (user Application).
Hình 4.11: Sơ đồ khối SIM5218A
- Khối antenna
Khối này gồm ba giao diện giao tiếp antenna: GSM/WCDMA Antenna
Interface,WCDMA Diversity Anteuna Interface và GPS Anteuna Interface.
- Application Interface
Khối này bao gồm tất cả các khối chức năng SIM5218A hỗ trợ: Power Supply, Backup RTC Supply, Power On, Reset, UART, Audio Interface, SIM Switch, I2C Interface, High Speed USB, GPIOS, ADC Interface, LDO output, Camera Module Interface, MMC/SD Card Interface.
- User Application
Khối này chính là các chân nối ra bên ngoài để người dùng thiết kế mạch giao tiếp với các khối bên trong của SIM5218A.
SIM5218A AT Command
- Thuật ngữ và quy ước
<CR>: ký tự xuống dòng mới <LF>: quay trở về đầu dòng
73
- Cấu trúc AT Command
Cấu trúc AT command mở đầu bằng "AT" hoặc "at ' và theo sau là các thông số.
- Các AT Command cơ bản
3. Thiết kế chế tạo phần cứng a. Khối nguồn