2.2.1 Đặc điểm của VHDL
Đặc tính tổng quát: VHDL có thể sử dụng để lập tài liệu thiết kế, thiết kế
tốc độ cao mô phỏng tổng hợp và kiểm tra phần cứng. VHDL mô tả phần cứng từ
mức hệ thống đến mức cổng, hỗ trợ tính đồng thời nghĩa là các thành phần nhỏ đến lớn hoạt động tại một thời điểm.
Hỗ trợ phân cấp thiết kế: Đây là đặc tính thiết yếu của ngôn ngữ phần cứng
đa cấp. Thiết kế chứa một mô tả giao diện và một số phần độc lập để mô tả hoạt
động, hoạt động của hệ thống có thể mô tả dựa trên chức năng hoặc dựa trên cấu trúc của những thành phần nhỏ.
Có thư viện hỗ trợ: Ngôn ngữ cung cấp cơ chế để truy cập tới nhiều thư
chứa một sốđặc tả hoạt động của hệ thống. Các đặc tả và các mẩu có thể dựa vào thư viện sau khi được dịch bởi chương trình.
Có lệnh tuần tự: Khi người thiết kế phân chia hệ thống thành những thành phần hay những phần con, tiếp đó người thiết kế có thể mô tả chi tiết hoạt động bên trong bàng những cấu trúc ngôn ngữ lập trình tuần tự như các lệnh If – Then – Else, Case, Loop… các lệnh tuần tự cung cấp phương pháp đơn giản để tạo ra các thành phần phần cứng dựa trên chức năng của chúng.
Thiết kế tương thích chung: Thiết kế tổng quát, ngôn ngữ cho phép người thiết kếđặt cấu hình mô tả hợp phần có thông số chung trong thiết kế. Mô tả tương thích chung có thể thay đổi kích thước, đặc tính vật lý, định thời, đặc tính tải, và môi trường hoạt động của thiết kế.
Khai báo kiểu và cách dùng: VHDL cho phép mô tả các kiểu Bit, Boolean, Interger, Float, kiểu liệt kê, kiểu mảng, kiểu bản ghi. VHDL hỗ trợ các kiểu do người dùng định nghĩa, cho phép định nghĩa lại các toán tử của ngôn ngữ.
Sử dụng các chương trình con: VHDL cho phép định nghĩa, sử dụng các hàm, thủ tục. Chương trình con có thể sử dụng để biến đổi kiểu, định nghĩa đơn vị
luận lý, định nghĩa loại toán tử, toán tử mới và các ứng dụng khác trong ngôn ngữ
lập trình.
Điều khiển định thời: VHDL cho phép định thời ở tất cả các cấp, đặt giá trị
của tín hiệu, thời gian delay, định nghĩa tín hiệu đồng bộ, độ rộng xung và ràng buột thời gian khác.
Đặc tả cấu trúc:. Ngôn ngữ có các cấu trúc để đặc tả phân cấp cấu trúc của phần cứng ở tất cả các cấp.
2.2.2 Đặt điểm thiết kế
Các thực thể thiết kế được xây dựng trong VHDL sử dụng 5 kiểu đơn vị
thiết kế khác nhau. Khai báo entity (thực thể), khai báo package (gói) và khai báo
configuration (cấu hình) là các đơn vị thiết kế chủ yếu và thấy được bên trong một library (thư viện). Một library là một miền lưu trữ của môi trường máy chủ
Hình 2.1: Các đơn vị thiết kế của VHDL
Khai báo architecture (kiến trúc) và package body (thân của gói) là các
đơn vị thiết kế thứ cấp do chúng không thấy được bên trong một library
Khai báo thực thể trong VHDL phần định nghĩa các chỉ tiêu phía ngoài của một phần tử hay một hệ thống. Thực chất của việc khai báo thực thể chính là khai báo giao diện của hệ thống với bên ngoài. Ta có thể có tất cả các thông tin để kết nối mạch vào mạch khác hoặc thiết kế tác nhân đầu vào phục vụ cho mục đích thử
nghiệm.
Khai báo kiến trúc: Mỗi một khai báo thực thể đều phải đi kèm với ít nhất một kiến trúc tương ứng. VHDL cho phép tạo ra hơn một kiến trúc cho một thực thể. Phần khai báo kiến trúc có thể bao gồm các khai báo về tín hiệu bên trong, các phần tử bên trong hệ thống, hay các hàm và thủ tục mô tả hoạt động của hệ thống. Tên của kiến trúc là nhãn được đặt tùy theo người sử dụng. Có hai cách mô tả kiến trúc của một phần tử (hoặc hệ thống) đó là mô hình thuộc tính (Behaviour) hay mô tả theo mô hình cấu trúc (Structure). Tuy nhiên một hệ thống có thể bao gồm cả
Khai báo cấu hình: Khai báo configuration là đơn vị thiết kế chủ yếu được sử dụng để kết nối phát biểu entity với thân architecture riêng biệt, nhằm tạo thành các thành phần của thiết kế. Ta có thể tạo ra nhiều hơn một khai báo
configuration cho một entity, mỗi khai báo xác định một tập kết nối khác nhau cho mỗi thành phần.
Khai báo gói: Khai báo package là một kho chứa để lưu giữ các khai báo thường sử dụng, có thể được truy cập tổng thể ngang qua nhiểu đơn vị thiết kế. Khai báo package có một package body kết hợp nếu các chương trình con (hàm) hoặc thủ tục được khai báo.
Thân gói: Package body luôn luôn được kết hợp với một khai báo package có cùng tên và chứa thân chương trình con của các hàm và thủ tục được khai báo trong khai báo package.
2.2.3 Cấu trúc chương trình
Đơn vị thiết kế thể hiện các đơn vị thiết kế khác, đến lượt đơn vị thiết kế
khác này có thể thể hiện những đơn vị thiết kế khác nữa theo kiểu hệ thống có thể
bậc. Cấu trúc chương trình có thứ bậc này sẽ phỏng theo cấu trúc phần cứng được suy ra khi cấu trúc phần cứng này được mô hình.
Các phát biểu được viết bên trong một đơn vị thiết kế sẽ thuộc một trong 3 loại : khai báo ( declaration), đồng thời (concurrent) và tuần tự (sequential).
2.2.3.1 Phát biểu khai báo
Trong VHDL, thành phần của một đơn vị thiết kế mức thấp phải được khai báo trước khi thành phần này được thể hiện. Một chương trình con trong VHDL là một procedure (thủ tục) hoặc một function (hàm). Phát biểu khai báo được đặt trước mệnh đề begin trong phát biểu architecture, block (khối), process (quá trình), procedure hoặc function.
Hình 2.2: Các khai báo chương trình con trong đơn vị thiết kế
2.2.3.2 Phát biểu đồng thời
Đây là phát biểu được thực thi song song, cùng một thời điểm. Các phát biểu này hoạt động độc lập với tất cả phát biểu đồng thời khác. Khi mô tả cấu trúc phần cứng, các phát biểu đồng thời biệu diễn những phần độc lập của mạch được mô hình. Mỗi phát biểu đồng thời được thực thi không đồng bộ với tất cả phát biểu
đồng thời khác.
Block và process là các phát biểu đồng thời. Các phép gán tín hiệu (signal assignment) và lối gọi procedure là đồng thời sao cho chúng không hiện diện bên trong phát biễu process. Tương tự, lại gọi funtion là đồng thời miễn là function
được gọi từ bên trong biểu thức của phép gán tín hiệu đồng thời.
Các phát biểu tuần tự là phát biểu được thực thi phụ thuộc vào luồng thủ
tục (procedural flow) của các cầu trúc bao quanh chúng.
Hình 2.3: Các phát biểu quá trình trong đơn vị thiết kế và các lời gọi chương trình con trong đơn vị thiết kế hoặc thư viện