Hiện nay có rất nhiều hãng đầu tư nghiên cứu và sử dụng ngôn ngữ VHDL
để thiết kế các mạch lập trình được theo nhiều tiêu chuẩn công nghệ khác nhau:
Exemplar logic’s leonardo:
Là một công cụ tổng hợp, tối ưu hóa và phân tích rất linh hoạt mềm dẻo. Nó được sử dụng để thiết kế các vi mạch ASICs, FPGAs, CPLDs. Người thiết kế
có thể thực hiện nhiều thiết kế trên cùng một bản thiết kế, lưu giữ và điều chỉnh bằng tay các cấp thiết kế, sử dụng ngôn ngữ mô tả phần cứng để cài đặt thiết kế. Leonardo cung cấp một môi trường thiết kế top – down bắt đầu từ VHDL hay Verilog có khả năng thông báo kết quả bằng việc sử dụng tập tin hiện thời SDF và thư viện mô phỏng Vital. Leonardo được tính hợp đầy đủ mô trường mô phỏng các kiểu công nghệ. Công cụ tổng hợp Exemplar giải quyết các mức tổng hợp tới cổng logic, tối ưu tốc độ, diện tích, ánh xạ công nghệ.
Synopsys FPGA express:
Có chức năng chuyển ngôn ngữ VHDL thành các khối logic, ánh xạ các cấu trúc logic vào thư viện công nghệ FPGA.
Synplify:
Tổng hợp mạch dùng ngôn ngữ VHDL và Verilog dễ sử dụng, tốc độ tổng hợp rất nhanh so với các công cụ tổng hợp khác. Ngõ ra là sơđồ liên kết mức cổng cung cấp cho các công cụ Place và Route FPGA sử dụng.
Cypress Semiconductor Warp:
Là chương trình dịch cho thiết kế CPLDs và FPGAs, Warp nhận đầu vào là tập tin VHDL. Nó sẽ tổng hợp và tối ưu thiết kếđể tạo ra phần cứng. Warp xuất ra sơđồ liên kết QDIF cho place và route. Công nghệ SPDE trong Warp thực hiện tối
ưu hóa sắp xếp và đi dây cho vi mạch FPGAs Pasis 80
Mentor Graphic:
Là hãng phần mềm lớn chuyên cung cấp các công cụ tổng hợp phức tạp cho các loại thiết bị CPLDs và FPGAs.
Max + Plus II:
Là phần mềm đa chức năng thực hiện thiết kế tổng hợp cho một số loại CPLDs và FPGAs của hãng Altera. Nó hỗ trợ biên dịch, mô phỏng, phân tích định thời và tổng hợp mạch.
Quartus II:
Là phần mềm đa chức năng dùng trong thiết kế logic của hãng Altera. Hỗ
trợ dạng file text và file graphic, có khả năng biên dịch, phân tích thời gian tổ hợp mạch và kiểm tra trong thiết kế logic.