3 CHƯƠNG GIẢI PHÁP TÁI CẤU HÌNH CHO BỘ TỔ HỢP TẦN
3.4 Mô phỏng đánh giá mô hình bộ PLL bằng công nghệ CMOS
Bộ PLL được thiết kế và mô phỏng bằng công nghệ CMOS. Các tham số
công nghệ giả định được sử dụng để tính toán mạch trên cơ sở tệp dữ liệu mô hình hóa các tham số công nghệ cho công nghệ CMOS từ [10].
* Level=3 models VDD=5V
.MODEL N_1u NMOS LEVEL = 3
+ TOX = 200E-10 NSUB = 1E17 GAMMA = 0.5 + PHI = 0.7 VTO = 0.8 DELTA = 3.0
+ UO = 650 ETA = 3.0E-6 THETA = 0.1
+ KP = 120E-6 VMAX = 1E5 KAPPA = 0.3 + RSH = 0 NFS = 1E12 TPG = 1
+ XJ = 500E-9 LD = 100E-9
+ CGDO = 200E-12 CGSO = 200E-12 CGBO = 1E-10 + CJ = 400E-6 PB = 1 MJ = 0.5 .MODEL P_1u PMOS LEVEL = 3
+ TOX = 200E-10 NSUB = 1E17 GAMMA = 0.6 + PHI = 0.7 VTO = -0.9 DELTA = 0.1
+ UO = 250 ETA = 0 THETA = 0.1 + KP = 40E-6 VMAX = 5E4 KAPPA = 1 + RSH = 0 NFS = 1E12 TPG = -1 + XJ = 500E-9 LD = 100E-9
+ CGDO = 200E-12 CGSO = 200E-12 CGBO = 1E-10 + CJ = 400E-6 PB = 1 MJ = 0.5
Các tham số tính toán chính đối với một bóng MOSFET tiêu chuẩn với kích thước cực Gate là L = 2 và W = 10 lần hệ số công nghệ λ =1µm, được xác định như trong Bảng 3-2.
Bảng 3-2. Tham số MOSFET chuẩn hóa sử dụng trong mô phỏng [10]. Các tham số MOSFET kênh dài cho thiết kế mạch tương tự với VDD= 5 V
và hệ số công nghệ 1 µm
Tham số NMOS PMOS Chú giải
Dòng phân cực,
ID 20 µA 20 µA Xấp xỉ
W/L 10/2 30/2 Chọn trên cơ sởID và VDSsat
VDS.sat và VSD.sat 250 mV 250 mV Đối với kích thước chuẩn W/L
VGS và VSG 1,05 V 1,15 V Không tính đến hiệu ứng
thân
VTHN và VTHP 800 mV 900 mV Điển hình
∂ VTHN,P/∂ T -1 mV/C° -1,4 mV/C° Thay đổi theo nhiệt độ
KPn và KPp 120 µA/V2 40 µA/V2 Tox=200 A0
C’ox= εox / tox 1,75 fF/µm2 1,75 fF/µm2 Cox = C'ox WL.(scale)2
Coxnvà Coxp 35 fF 105 fF PMOS rộng hơn 3 lần
Cgsnvà Csgp 23,3 fF 70 fF Cgs=2/3 Cox
Cgdn và Cdgp 2 fF 6 fF Cgd = CGDO.W. scale
gmnvà gmp 150 µA/V 150 µA/V At ID = 20 µA
ron và rop 5 MΩ 4 MΩ Xấp xỉ tại ID - 20 µA
gmnron và gmprop 750 V/V 600 V/V Độ lợi mạch hở
λn và λp 0,01 V-1 0,0125 -1 Tại L=2
fTn và fTp 900 MHz 300 MHz Đối với L =2, fT tăng nếu L = 1
3.4.2 Bộ PLL thiết kế bằng công nghệ CMOS
Sơđồ nguyên lý bộ PLL được cải tiến trên cơ sở mạch nguyên lý PLL cơ
bản từ [10]. Các khối chức năng cơ bản gồm PFD, CP, LF, VCO và bộ chia
được mô tả như Hình 3.15 (sơ đồ tổng thể), Hình 3.16 (bộ PFD) và Hình 3.17 (bộ VCO).
Hình 3.15. Sơđồ nguyên lý bộ PLL
Hình 3.16. Sơ đồ nguyên lý bộ PFD [10]
Để thực hiện các tính toán và mô phỏng tham số hệ thống, các tham số định lượng của từng khối chức năng như sau:
-Tần sốđầu ra VCO: fVCO_out=100 MHz
-Hệ số chia: N=2
-Điện áp nguồn cung cấp: VDD=5V
-Hệ số khuếch đại bộ VCO: KVCO=1,57x109 rad/V.s
-Dòng ICP thay đổi trong dải từ 10 µA đến 120 µA.
3.5 Kết quả mô phỏng
3.5.1 Tính toán tham số lý thuyết với bộ PLL được thiết kế
Các giá trị tính toán lý thuyết được xây dựng thành các bảng tham chiếu. Bảng tính toán thời gian kéo vào như một hàm của dòng bơm điện tích, với giả thiết các tham số khác là cốđịnh. Bảng 3-3. Thời gian kéo là hàm của dòng bơm điện tích Icp (µA) Tpull-in (µs) Icp (µA) Tpull-in (µs) Icp (µA) Tpull-in (µs) Icp (µA) Tpull-in (µs) 10 1,790 40 0,224 70 0,097 100 0,057 12 1,362 42 0,208 72 0,093 102 0,055 14 1,081 44 0,194 74 0,089 104 0,053 16 0,885 46 0,181 76 0,085 106 0,052 18 0,741 48 0,170 78 0,082 108 0,050 20 0,633 50 0,160 80 0,079 110 0,049 22 0,549 52 0,151 82 0,076 112 0,048 24 0,481 54 0,143 84 0,074 114 0,047 26 0,427 56 0,135 86 0,071 116 0,045 28 0,382 58 0,128 88 0,069 118 0,044 30 0,345 60 0,122 90 0,066 120 0,043 32 0,313 62 0,116 92 0,064 34 0,286 64 0,111 94 0,062 36 0,262 66 0,106 96 0,060 38 0,242 68,00 0,101 98,00 0,058
Khi dòng Icp thay đổi từ 10 µA đến 120 µA, đồ thị biểu diễn ba tham số thời gian trong chếđộ điều hưởng như Hình 3.18.
Hình 3.18. Thời gian kéo, khóa, điều hưởng khi dòng ICP thay đổi Công suất tiêu thụ trung bình trong thời gian điều hưởng:
Việc tính toán công suất tiêu thụ đối với mô hình thiết kế trên là phức tạp. Thay vào đó kết quả mô phỏng được thực hiện bằng phần mềm LTSpice để
xác định công suất khi dòng ICP thay đổi từ 10 µA đến 120 µA. Đường đặc tuyến này được xấp xỉ bằng một hàm tuyến tính.
1.00E-08 1.00E-07 1.00E-06 1.00E-05
0.00E+00 2.00E-05 4.00E-05 6.00E-05 8.00E-05 1.00E-04 1.20E-04 1.40E-04
C ác th am s ố th ờ i g ia n kh i d òn g Ic p th ay đ ổ i ( gi ây ) Dòng bơm điện tích Icp (Ampe) Thời gian kéo Thời gian khóa Thời gian điều hưởng
Hình 3.19. Công suất trung bình khi ICP thay đổi từ 10 µA đến 120 µA Khi đặt dòng ICP ở ngưỡng cao nhất là 120 µA, mạch PLL hoạt động ở trạng thái tăng tốc nhanh nhất, tuy nhiên công suất tiêu thụ cũng lớn nhất, đạt tới 3,35 µW. Khi ICP bằng 10 µA, mạch PLL hoạt động ở trạng thái tăng tốc chậm, nhưng có độổn định cao, công suất tiêu thụđạt nhỏ nhất tại 0,98 µW.
Xây dựng đường các đặc tuyến của các tham số Ttune, P và E cho mô hình thiết kế với giới hạn dải động dòng ICP trong chế độ điều hưởng nhanh thay đổi từ 20 µA đến 120 µA.
Hình 3.20. Đặc tuyến TPLL_tune , PPLL , EPLLcho mô hình với ∆f=50MHz Hình 3.20 cho thấy với sai số tần sốđầu vào 50MHz, bộ PLL hoạt động trong chế độ hiệu năng cao sẽ khóa tần số nhanh nhất khi đặt ICP bằng 120 µA, thời gian điều hưởng là 0,12 µs. Nếu đặt chế độ giới hạn công suất tiêu thụ đỉnh bằng 0,25mW, dòng ICP cần đặt bằng 100 µA. Nếu đặt chế độ năng lượng tiêu thụ tối thiểu, cần đặt dòng ICP bằng 65µA. Các giá trị thực tế phản ánh đúng so với các kết quả tính toán lý thuyết. Tuy nhiên đối với từng cấu trúc mạch PLL khác nhau giá trị thực tế sẽ khác nhau. Vì vậy cần xây dựng tập dữ liệu đặc trưng riêng cho từng mạch thực tế.
Đối với giá trị công suất tiêu thụ trung bình, sẽ không phụ thuộc vào tham số độ lệch tần số so sánh đầu vào ban đầu. Tuy nhiên thời gian điều hưởng và năng lượng tiêu thụ thì phụ thuộc vào tham số này. Vì vậy CSDL
cần xây dựng cho hai tham số này sẽ là họđường cong phụ thuộc vào tham số ∆f trong dải hoạt động của bộ PLL. Vì Ttune và E có quan hệ tuyến tính với ∆f. Nên các giá trị ứng với ∆f không nằm trong CSDL có thể được tính toán từ các đường đặc tuyến lân cận.
Hình 3.21. Thời gian điều hưởng với các giá trịđộ lệch tần khác nhau Hình 3.21 mô tả đặc tuyến thời gian điều hưởng TPLL_tune theo dòng ICP
với các giá trị∆f từ 1MHz đến 100 MHz. Có thể thấy sự khác biệt lớn về thời gian này khi sử dụng dòng ICP nhỏ với các ∆f khác nhau. Tại ICP bằng 20 µA cần 0,22 µs để kéo ∆f bằng 1MHz, nhưng cần tới 0,64 µs để kéo ∆f bằng 100MHz. Khi sử dụng dòng ICP lớn, sự khác biệt này giảm xuống. Để kéo ∆f trong dải từ 1MHz đến 100 MHz, TPLL_tune thay đổi trong dải từ 0,08 µs đến 0,15 µs.
Hình 3.22. Năng lượng tiêu thụ trong thời gian điều hưởng
Hình 3.22 mô tả năng lượng tiêu thụEPLL trong thời gian điều hưởng ứng với các ∆f từ 1 MHz đến 100 MHz. Có thể thấy năng lượng tiêu thụ tối thiểu đối với các ∆f khác nhau xảy ra tại các giá trị ICP khác nhau. Với ∆f bằng 1MHz, EPLL đạt EPLL_min tại ICP_1MHz bằng 30 µA, với ∆f bằng 10MHz, EPLL
nhỏ nhất tại ICP_10MHz bằng 36 µA, tương tự như vậy ICP_20MHz bằng 42 µA, ICP_100MHz bằng 88 µA. Các giá trị này sẽ được lưu trong CSDL để xác định điểm làm việc tối ưu về năng lượng tiêu thụ cho bộ PLL.
3.5.2 Sự phụ thuộc thời gian và độổn định vào hệ số tắt dần
Mô phỏng khảo sát phản ứng của PLL khi hệ số tắt dần ζ thay đổi từ 0.1 đến 3.0. Tần số tham chiếu ban đầu được cài đặt bằng 50MHz, sau đó chuyển xuống bằng 20 MHz tại thời điểm 1,2 µs. Khảo sát tốc độ kéo vào, tốc độ khóa, và độ ổn định của bộ PLL đối với các giá trị ζ khác nhau:
Hình 3.23. Phản ứng của PLL khi hệ số tắt dần ζ =0,1; 0,2 và 0,3
Kết quả Hình 3.23 cho thấy tại thời điểm 1,2 µs, bộ PLL đã kết thúc giai đoạn kéo tần số vào vùng khóa (tại 0,8µs), nhưng chưa khóa được tần số 50 MHz, tốc độ khóa rất chậm. Khi chuyển tần số tham chiếu về 20MHz, thời gian kéo vào khoảng 0,4 µs (tại thời điểm 1,6 µs).Với ζ =0,1 bộ PLL chưa khóa được tại thời điểm 3 µs, trong khi đó với ζ = 0,2 và 0,3 bộ PLL bắt đầu vào trạng thái khóa.
Hình 3.24. Phản ứng của PLL khi hệ số tắt dần ζ =0,4; 0,5 và 0,6
Nhận xét Hình 3.24: cho thấy PLL kết thúc kéo vào tại 0,75 µs. Tại thời điểm 1,2 µs, bộ PLL bắt đầu vào trạng thái khóa đối với cả ba giá trịζ với tốc độ tỉ lệ thuật với giá trị ζ. Khi chuyển tần số tham chiếu về 20MHz, thời gian kéo vào đối với cả 3 giá trị là khoảng 0,3 µs. Với ζ =0,4 bộ PLL khóa tại 2,1 µs, với ζ = 0,5 bộ PLL khóa tại 1,9 µs và với ζ = 0,6 bộ PLL khóa tại 1,8 µs.
Hình 3.25. Phản ứng của PLL khi hệ số tắt dần ζ =0,7; 0,8 và 0,9
Nhận xét Hình 3.25: cho thấy bộ PLL kết thúc kéo vào tại 0.65 µs. Tại thời điểm 1,2 µs, bộ PLL bắt đầu vào trạng thái khóa đối với cả ba giá trị ζ, tuy nhiên mức tạp âm tốt nhất đối với ζ =0,7 và ζ =0,8, kém hơn đối với ζ =0,9. Khi chuyển tần số tham chiếu về 20MHz, với thời gian kéo vào khoảng 0,2 µs cho cả 3 giá trịζ. Mức tạp âm cũng tương tự như giai đoạn trước.
Hình 3.26. Phản ứng của PLL khi hệ số tắt dần ζ =2,8; 2,9; 3,0
Khi giá trị ζ tiếp tục tăng đến 3,0, thời gian kéo vào tiếp tục giảm nhưng với tốc độ chậm hơn và dần bão hòa tại giá trị khoảng 0,4 µs. Tuy nhiên tạp âm cũng tăng lên, hậu quả là điện áp điều khiển VVCO dao động ngày càng lớn. Đánh giá chung: Khi ζ từ 0,1 đến 0,6: Thời gian kéo chậm, khóa chậm. ζ từ 0,7 đến 1,2: Thời gian kéo nhanh, khóa nhanh, tạp âm thấp. ζ từ 1,3 đến
1,8: Thời gian kéo nhanh hơn, khóa nhanh hơn nhưng tạp âm lớn hơn. ζ từ 1,8 đến 3,0: Thời gian kéo và khóa không nhanh hơn đáng kể, tạp âm rất lớn.
Như vậy: Hệ số ζ chọn lựa hợp lý nhất trong dải từ 0.7 đến 1.2. Kết luận này phù hợp với các kết luận ở phần cơ sở lý thuyết.
3.5.3 Mô phỏng đánh giá thời gian khóa khi ICP thay đổi
Kết quả mô phỏng bộ THTS với tham số dòng ICP thay đổi từ 2 µA đến 120 µA, và điện trởRz thay đổi đểđảm bảo giá trịඥܫܴ௭ = ܿ݊ݏݐ.
Hình 3.27. Điều hưởng với dòng ICP bằng 2; 4; 6 (µA).
Hình 3.27 cho thấy tốc độ khóa rất chậm, tần sốđược khóa sau 1,4 µs.
Hình 3.28. Điều hưởng với dòng ICP bằng 7; 8; 9 (µA).
Hình 3.29. Điều hưởng với dòng ICP bằng 16, 18, 20 (µA).
Khi ICP bằng khoảng 20 µA, tốc độ khóa tỷ lệ thuận ICP, nhưng mạch có dấu hiệu mất ổn định sau khi khóa.
Hình 3.30. Điều hưởng với dòng ICP bằng 28, 30, 32 (µA). Khi dòng ICP bằng khoảng 30 (µA), mạch mất ổn định sau một thời gian.
Điều hưởng với dòng ICP bằng 60 (µA), thời gian khóa là 0,36 µs. Điều hưởng với dòng ICP bằng 120 (µA) thời gian khóa là 0,20 µs.
So sánh kết quả mô phỏng thời gian khóa tổng cộng với tính toán lý thuyết như Hình 3.32.
Hình 3.32. So sánh thời gian khóa lý thuyết và mô phỏng
Kết quả mô phỏng cho thấy có sự sai khác nhỏ giữa thời gian khóa tính toán lý thuyết và thời gian khóa mô phỏng khi dòng ICP thay đổi. Điều này có thể giải thích được vì mô hình tính toán bộ PLL bậc 3 được xây dựng gần đúng từ mô hình bộ PLL bậc 2.
Trên cơ sở đường đặc tuyến từ Hình 3.32, thuật toán điều khiển sẽ xác định được thời gian chuyển tối ưu khi chuyển từ giai đoạn điều hưởng sang giai đoạn giữ ổn định. Việc chọn lựa được đúng thời điểm chuyển mạch là rất quan trọng, ảnh hưởng trực tiếp đến thời gian khóa tổng cộng.
Thời gian điều hưởng khi sử dụng thuật toán điều khiển:
2.00E-07 2.00E-06
0.00E+00 2.00E-05 4.00E-05 6.00E-05 8.00E-05 1.00E-04 1.20E-04 1.40E-04
T h ờ i g ia n đ i ề u h ư ở ng th ự c t ế v à lý th uy ế t (g iâ y) Dòng bơm điện tích Icp (Ampe)
Thời gian điều hưởng lý thuyết Thời gian điều hưởng mô phỏng
So sánh thời gian khóa tối ưu với thời gian khóa với các thời điểm chuyển mạch khác nhau. Việc xác định chính xác thời điểm chuyển mạch là quan trọng. Hình 3.33 mô phỏng phản ứng của mạch khi chuyển mạch chậm tại thời điểm 5,6 µs. Giai đoạn khóa nhanh đạt được trạng thái khóa tại 0,3 µs. Tuy nhiên nếu không chuyển sang trạng thái giữ, mạch có xu hướng mất ổn định, đến thời điểm 5,6 µs, mạch chuyển sang trạng thái khóa chuẩn, kéo tần sốđầu ra về trạng thái khóa, và đạt được khóa tại thời điểm 0,7 µs.
Hình 3.33. Khi chuyển mạch quá trễ, thời gian khóa tổng cộng là 0,7µs Hình 3.34 mô phỏng phản ứng của mạch khi chuyển mạch sớm tại 0,13 µs. Khi đó mạch khóa nhanh chưa đưa tần sốđầu ra về trạng thái khóa, nhưng đã chuyển sang mạch khóa chuẩn, tần sốđược khóa tại thời điểm 0,6 µs.
Hình 3.35 mô phỏng phản ứng của mạch khi chuyển mạch đúng thời điểm tại 0,29 µs, khi mạch khóa nhanh vừa đưa tần số về trạng thái khóa, chuyển sang mạch khóa chuẩn để giữ ổn định tần số. Thời gian tổng cộng để khóa là 0,35 µs.
Hình 3.35. Chuyển mạch đúng thời điểm, thời gian khóa là 0,35µs
Như vậy có thể thấy việc xác định đúng thời điểm chuyển băng thông sẽ tối thiểu hóa thời gian điều hưởng tần số.
Hình 3.36. Nhiễu pha trong 3 trường hợp chuyển khóa
Hình 3.36 cho thấy nhiễu pha trong trường hợp chuyển mạch đúng thời điểm là tốt nhất. Khi chuyển mạch chậm mức tạp âm nền lớn, khi chuyển mạch nhanh, xuất hiện các spur tại 75MHz và 125MHz.
3.6 Áp dụng giải pháp cho chip PLL thực tế
Tại phần trước, các tính toán lý thuyết và mô phỏng giải pháp tái cấu hình cho bộ PLL đã được trình bày. Trong phần này, giải pháp được áp dụng vào một chíp PLL thực tế. Các kết quả thực nghiệm được đo đạc sử dụng bo mạch