3 CHƯƠNG GIẢI PHÁP TÁI CẤU HÌNH CHO BỘ TỔ HỢP TẦN
3.2.2 Các vấn đề khi thiết kế bộ PLL
- Bộ PLL bậc 3 với khối PFD có bộ đệm đầu ra dạng bơm điện tích là mô hình thông dụng nhất.
- Đáp ứng thời gian khóa được xác định gần đúng với giả thiết tín hiệu đầu ra khối bơm điện tích có dạng thời gian liên tục tuyến tính. Để phép xấp xỉ này
nằm trong giới hạn chấp nhận được, điều kiện cần có là băng thông vòng fc
nhỏ hơn 1/10 giá trị tần số tham chiếu fref.
- Các tham số tần số tự nhiên và hệ số tắt dần là các tham số quan trọng trong thiết kế bộ PLL, để đảm bảo độ ổn định trong quá trình khóa, hệ số tắt dần cần chọn quanh giá trị từ 0,707 đến 1. Khi hệ số tắt dần nhỏ, thời gian kéo vào khóa sẽ càng dài, nhưng khi hệ số tắt dần quá lớn, bộ PLL sẽ mất ổn định khi
đã đạt được trạng thái khóa. Do vậy, việc chọn lựa hệ số tắt dần phù hợp với từng tiến trình là quan trọng.
- Bộ PLL với tần số tham chiếu cốđịnh fref sẽ hạn chế tốc độ khóa của nó, bởi vì băng thông bộ lọc bị giới hạn bởi tỷ lệ fref/10. Tần số tham chiếu càng nhỏ, tốc độ khóa càng dài. Với bộ PLL có fref khả trình, sẽ linh động hơn trong vấn
đề cải thiện tốc độ khóa.
- Bộ PLL với hệ số chia phản hồi nguyên có độ phân giải tần số đầu ra bằng giá trị tần số tham chiếu. Với tần số tham chiếu cốđịnh, việc tạo ra một tần số đầu ra với bước tần nhỏ hơn là không thể. Việc thay đổi tần số tham chiếu có thể giải quyết được khó khăn này.
- Kỹ thuật chủ yếu để tăng tốc độ khóa cho bộ PLL là kỹ thuật dịch băng thông, trong đó bộ lọc vòng được điều chỉnh một cách hợp lý trong từng giai
đoạn hoạt động của bộ PLL. Tuy nhiên việc tính toán thời gian khóa tối ưu vẫn còn mang tính lý thuyết.
Trên cơ sở các nhận xét trên, luận án đề xuất giải pháp tái cấu hình cho bộ PLL trong phần tiếp theo.
3.3 Đề xuất giải pháp tái cấu hình cho mô hình bộ tổ hợp tần số 3.3.1 Bộ PLL trong tổ hợp tần số có thể tái cấu hình