Tổng quan về công nghệ FPGA

TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP TP HCM KHOA CÔNG NGHỆ ĐIỆN TỬ Mục lục Mục lục Chương 1: Tổng quan công nghệ FPGA I Cấu trúc FPGA Cấu trúc tổng thể FPGA bao gồm: .4 - Các khối Logic - Hệ thống liên kết mạch - Các phần tử tích hợp sẵn 1.1 Các khối logic cấu hình (configurable logic Block) 1.2 Các nguồn kết nối (Router) II Phân loại FPGA 2.1 Các cơng nghệ lập trình FPGA 2.2 Cơng nghệ lập trình dùng RAM tĩnh 2.3 Các thiết bị lập trình cầu chì ngịch(Anti-fuse) 2.4 Công nghệ lập trình dùng EPROM EEPROM III Ngôn ngữ mô tả phần cứng (HDL) 10 3.1 Các ưu điểm VHDL 11 3.2 Cấu trúc mơ hình hệ thống sử dụng ngôn ngữ VHDL 11 Chương 2: Tìm hiểu Board DE2 Altera 12 I Giới thiệu 12 II Thành phần 13 III Cách hoạt động .15 3.1 Cấu hình FPGA chế độ JTGA 16 3.2 Cấu hình FPGA chế độ AS 16 3.3 Điều khiển DE2 sử dụng liên kết Terasic 17 3.4 Ngõ XSGA .17 3.5 24-bit Audio CODEC 19 3.6 Sử dụng LED công tắc .21 3.7 Sử dụng led đoạn module LCD 24 3.8 Sử dụng Headers mở rộng 28 3.9 Sử dụng Cổng nối tiếp (RS232) 29 3.10 Sử dụng Cổng nối tiếp (PS/2) .30 3.11 Sử dụng Fast Ethernet Netword Controller 30 3.12 Bộ giải mã TV 32 3.13 Thực mã hóa TV 34 3.14 Sử dụng USB Host/Device .35 3.15 Sử dụng cổng hồng ngoại 36 3.16 Sử dụng Using SDRAM/SRAM/Flash .37 IV Một vài ứng dụng 42 V Các phần mềm hỗ trợ 44 5.1 Giới thiệu 44 5.2 Thiết kế mạch 45 5.3 Cách thức mô hoạt động Quartus 51 Chương 1: Tổng quan công nghệ FPGA FPGA(field-programmable Gate Array) loại IC cho phép người thiết kế lập trình thay đổi thiết kế FPGA xuất giải pháp cho vấn đề tranh thủ thời gian để đưa thị trường rủi ro tài phải gánh chịu trình nghiên cứu sản phẩm công nghệ điện tử FPGA loại thiết bị khả trình (PLD) tiên tiến ngành cơng nghệ chế tạo IC chuyên biệt mà gọi ASIC I Cấu trúc FPGA Cấu trúc tổng thể FPGA bao gồm: - Các khối Logic Hệ thống liên kết mạch Các phần tử tích hợp sẵn FPGA mạch tích hợp chứa nhiều (64 đến 10.000) logic (logic cell) giống xem thành phần chuẩn Mỗi ô logic giữ hay số chức độc lập Các ô giống kết nối ma trận đường dẫn chuyển mạch khả trình Người thực thiết kế đặc trưng logic đơn ô lựa chọn đóng chuyển mạch ma trận kết nối Mảng ô logic kiểu kết nối kết cấu xây dựng khối mạch logic Các thiết kế phức tạp tạo cách kết hợp khối để tạo mạch mơ tả Mơ hình tổng qt FPGA gồm dãy hai chiều khối logic (logic block) kết nối nguồn kết nối chung Các nguồn kết nối (segment) có chiều dài khác Bên kết nối chuyển mạch lập trình dùng để nối khối logic cấu hình (configurable logic Block) cần thiết qua chuyển mạch Các khối CLB cung cấp phần tử chức với cấu trúc sử dụng logic Các khối vào/ra (I/O block) cung cấp giao diện gói chân đường tín hiệu bên Tài nguyên kết nối khả trình cung cấp phận truyền dẫn tới kết nối đầu vào đầu CLB IOB mạng riêng Vậy cấu trúc FPGA gồm phần tử chính: - Các khối logic cấu hình (CLB) - Các khối vào/ra (IOB) - Các kết nối 1.1 Các khối logic cấu hình (configurable logic Block) Cấu trúc nội dung logic block gọi theo kiến trúc Kiến trúc khối logic thiết kế theo nhiều cách khác nhau, cổng AND ngõ nhập, dồn kênh (Multiplexer) hay bảng tìm kiếm (Look-up Table) Ngồi chứa flip-flop để hỗ trợ cho việc thực cách 1.2 Các nguồn kết nối (Router) Các nguồn kết nối có cấu trúc nội dung gọi kiến trúc đường (Routing Architecture) Kiến trúc Routing gồm đoạn dây nối chuyển mạch khả trình Các chuyển mạch khả trình có cấu tạo khác pass-transistor, điều khiển cell SRAM, phần tử cầu chì nghịch, EPROM transitor EEPROM transistor Giống khối logic có nhiều cách khác để thiết kế routing Một số FPGA cung cấp nhiều kết nối đơn giản khối logic, số khác cung cấp kết nối nên routing phức tạp II Phân loại FPGA FPGA có nhiều loại khác có cấu trúc đặc tính riêng thùy theo hãng sản xuất , nhiên chúng có loại cính sau: cấu trúc mảng đối xứng (symmetrical Array) cấu trúc PLD phân cấp (hierachircal PLD), cấu trúc hang (Row base) cấu trúc đa cổng (sea of gage) mô tả 2.1 Các công nghệ lập trình FPGA Có nhiều cách thực phần tử lập trình, cơng nghệ lập trình sử dụng là: RAM tĩnh, cầu chì nghịch (anti-fuse), EPROM transistor EEPROM transistor Mặc dù cơng nghệ lập trình khác nhau, tất phần tử lập trình cấu hình trong hai trạng thái ON OFF Các phần tử lập trình dùng để thực hiên kết nối lập trình FPGA, cịn FPGA thơng thường có 100.000 phần tử lập trình Vì phần tử lập trình phải có tính chất sau: - Càng chiếm diện tích chip tốt - Có trở kháng thấp trạng thái ON trở kháng cao trạng thái OFF - Có điện dung kí sinh thấp kết nối đoạn dây - Có thể chế tạo cách tin cậy số lượng lớn phần tử lập trình chip Có thể tùy thuộc vào ứng dụng cụ thể có số lượng phẩn tử lập trình có đặc tính khác Về mặt chế tạo, phần tử lập trình chế tạo theo cơng nghệ CMOS chuẩn tốt Dưới trình bày chi tiết công nghệ FPGA 2.2 Công nghệ lập trình dùng RAM tĩnh Cơng nghệ lập trình dùng RAM tĩnh (SRAM) sử dụng công nghệ CMOS tiêu chuẩn Các kết nối lập trình điều khiển transistor khác chip bật (On) transistor truyền dẫn cổng transistor để tạo nên kết nối hay tắt (Off) để ngắt kết nối Trong trường hợp transistor truyền dẫn cổng transistor hình trên, phần tử RAM Cell điều khiển cổng truyền bật tắt Khi tắt hai dây nối với cổng truyền dẫn có trở kháng cao Khi bật tạo trở kháng thấp kết nối hai dây nối Đối với dồn kênh, SRAM Cell điều khiển ngõ nhập dồn kênh nối với ngõ Cách thường dùng để kết nối tùy chọn từ hay nhiều ngõ nhập khối Trong FPGA sử dụng cơng nghệ lập trình SRAM, khối logic kết hợp với qua cách kết hợp dồn kênh (mutiplexer) cổng truyền dẫn(pas-gate) Vì SRAM nhớ bay hơi, FPGA phải tái cấu hình cấp nguồn cho chip Điều có nghĩa hệ thống sử dụng chip phải có chế lưu trữ thường trực cho bit RAM Cell, chẳng hạn ROM hay từ đĩa từ Các bit RAM Cell nạp vào FPGA cách hay định địa phần tử mảng (theo cách thông thường RAM) Các chip thực theo cơng nghệ SRAM có diện tích lớn, cần transistor cho RAM Cell transistor cần thêm cho cổng truyền dẫn hay dồn kênh Ưu điểm kỹ thuật cho phép FPGA tái cấu hình mạch nhanh chế tạo công nghệ CMOS chuẩn 2.3 Các thiết bị lập trình cầu chì ngịch(Anti-fuse) Cơng nghệ lập trình anti-fuse sử dụng FPGA Actel-Corp, Quick Logic Cross Point Solution Tuy anti-fuse sử dụng loại FPGA có cấu tạo khác nhau, chức chúng Một anti-fuse bình thường trạng thái cao, bị nóng chảy thành trạng thái điện trở thấp lập trình điện cao Dưới giới thiệu anti-fuse Actel Quick Logic Anti-fuse Actel gọi PLICE Nó cấu trúc hình chữ nhật gồm lớp: - Lớp chứa silic mang nhiều điện tích dương(n+diffusion) - Lớp lớp điện môi(Oxy-Nito-Oxy cách điện) - Lớp Poly-Silic Anti-fuse PLICE lập trình cách đặt điện cao thích hợp(18V) hai đầu anti-fuse dòng điều khiển khoảng 5mA qua thiết bị Dòng áp tạo nhiệt lượng vừa đủ bên lớp điện mơi làm nóng chảy tạo liên kết dẫn điện điện cực Các transistor chịu điện cao chế tạo bên FPGA để đáp ứng cho dòng điện áp đủ lớn Cả hai lớp cầu chì nghịch tạo liên kết nối có trở kháng thấp (300Ω đến 500Ω) hai dây kim loại Anti-fuse Quick Logic gọi ViaLink Nó tương tự PLICE có ba lớp kim loại Tuy nhiên, ViaLink sử dụng kim loại mức cho lớp Khi trạng thái khơng lập trình, anti-fuse có trở kháng hang GΩ, lập trình tạo kết nối hai lớp kim loại trở kháng khoảng 80Ω Anti-fuse chế tạo cách thêm ba mặt nạ đặt biệt quy trình chế tạo CMOS thơng thường ViaLink anti-fuse lập trình cách đặt điện 10V đầu nó, dịng cấp đủ, trạng thái Silic vơ định hình thay đổi tạo liên kết điện hai lớp kim loại Diện tích chip sử dụng kỹ thuật anti-fuse nhỏ so với công nghệ khác Tuy nhiên, bù lại cần phải có khơng gian lớn cho transistor điện cao cần giữ cho dịng áp cao lúc lập trình Nhược điểm anti-fuse quy trình chế tạo chúng phải thay đổi so với quy trình chế tạo CMOS 2.4 Cơng nghệ lập trình dùng EPROM EEPROM Công nghệ dùng FPGA Altera Corp Plus Logic Công nghệ giống sử dụng nhớ EPROM Không giống CMOS transistor đơn giản, EPROM transistor gồm hai cổng, cổng treo(floating-gate) cổng chọn (selectgate) Cổng gọi khơng có kết nối điện đến mạch Ở trạng thái bình thường khơng lập trình, khơng có điện tích cổng treo transistor chuyển sang trạng thái On cách bình thường cổng chọn Khi transistor lập trình dịng điện lớnchạy nguồn kênh, điện tích giữ lại cổng treo(phơi ánh sang tia cực tím kích hoạt electron chuyển từ cổng vào chất nên transistor) EPROM transistor sử dụng FPGA theo cách khác so với SRAM antifuse thay dùng cho lập trình kết nối hai dây, EPROM transistor sử dụng để kéo xuống ngõ nhập logic-block Như hình vẽ 1.6, đường dây gọi “word line’’ (theo thuật ngữ nhớ) nối với cổng chọn EPROM transistor, transistor chưa lập trình trạng thái ON “Word line” làm cho “bit line” không nối với ngõ nhập logic-block bị kéo mức logic Nhiều EPROM transistor thực kết nối bit line, điện the nối lên nguồn nối với bit line, mơ hình khơng cho EPROM transistor thực kết nối mà thực chức logic AND nối dây (wired-AND) Nhược điểm phương pháp điện trở tiêu tốn lượng cố định Một ưu điểm EPROM transistor chúng tái lập trình mà khơng cần nhớ bên ngồi Tuy nhiên, khơng giống SRAM, EPROM khơng thể tái lập trình bo mạch Phương pháp dùng EEPROM (được sử dụng FPGA Advanced Micro Device-AND) tương tự công nghệ EPROM, ngoại trừ EEPROM transisitor chiếm gấp đơi điện tích so với EPROM transistor cần nhiều nguồn điện (để tái lập trình) mà loại khác khơng cần Các cơng nghệ lập trình FPGA tóm tắt bảng đây: Cơng nghệ lập trình Static RAM Cell PLICE Anti-fuse Tính bay Có thể lập trình Có Trong mạch Khơng Khơng ViaLink Khơng Ngồi mạch EPROM Khơng EEPROM Khơng Ngồi mạch Trong mạch Diện chip Lớn tích R(KΩ) C(pf) 1-2 10-20 Anti-fuse nhỏ Số transistor lớn Anti-fuse nhỏ Số transistor lớn Nhỏ 300-500 3-5 50-80 1-3 2-4 10-20 2xEPROM 2-4 10-20 III Ngôn ngữ mô tả phần cứng (HDL) Ngôn ngữ mô tả phần cứng (HDL) ngôn ngữ lập trình phần mềm dùng đề mơ hình hoạt động mong muốn phần cứng Có hai khía cạnh mà HDL tạo điều kiện để mơ tả phần cứng: mơ hình hành vi trừu tượng mơ hình cấu trúc phần cứng Mơ hình hành vi trựu tượng Ngơn ngữ mơ tả phần cứng tạp điều kiện dễ dàng cho việc mô tả trừu tượng hành vi phần cứng mục đích đặc tả (chỉ rõ chi tiết kỹ thuật) Hành vi không bị chi phối khía cạnh cấu trúc hoạc thiết kế ý định phần cứng Mô tả cấu trúc phần cứng Cấu trúc phần cứng có khả mơ hình ngôn ngữ mô tả phần cứng mà không cần quan tâm đến hành vi thiết kế VHDL xem kết hợp ngôn ngữ sau: ngôn ngữ + ngôn ngữ đồng thời + netlist + định thời + mô Do cấu trúc VHDL cho phép thể cách thức thực theo kiểu song song hay hệ thống số có hoạc khơng có timing Nó cho phép vẽ mơ hình hệ thống liên kết nối thành phần VHDL dành cho tổng hợp mạch (synthesis) mô mạch (simulation) Dù VHDL mơ cách đầy đủ, tất cấu trúc VHDL tổng hợp IV Một vài ứng dụng - Ứng dụng làm TV box - Chương trình vẽ chuột USB (paintbrush) - Máy hát Karaoke máy chơi nahcj SD V Các phần mềm hỗ trợ Máy tính phải cài đặt Quartus II để sử dụng board DE2 5.1 Giới thiệu Quartus II công cụ phần mềm phát triển hãng Altera, cung cấp môi trường thiết kế toàn diện cho thiết kế SOPC (hệ thống chip khả trình - system on a programmable chip) Đây phần mềm đóng gói tích hợp đầy đủ phục vụ cho thiết kế logic với linh kiện logic khả trình PLD Altera, gồm dòng APEX, Cyclone, FLEX, MAX, Stratix Quartus cung cấp khả thiết kế logic sau: - Môi trường thiết kế gồm vẽ, sơ đồ khối, công cụ soạn thảo ngôn ngữ: AHDL, VHDL, Verilog HDL - Thiết kế LogicLock - Là công cụ mạnh để tổng hợp logic - Khả mô chức thời gian - Phân tích thời gian - Phân tích logic nhúng với cơng cụ phân tích SignalTap@ II - Cho phép xuất, tạo kết nối file nguồn để tạo file chương trình - Tự động định vị lỗi - Khả lập trình nhận diện linh kiện - Phần mềm Quartus II sử dụng tích hợp NativeLink@ với cơng cụ thiết kế cung cấp việc truyền thông tin liền mạch Quartus với công cụ thiết kế phần cứng EDA khác - Quartus II đọc file mạch (netlist) EDIF chuẩn, VHDL Verilog HDL tạo file netlist - Quartus II có mơi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã, biên dịch, sốt lỗi, mơ Với Quartus kết hợp nhiều kiểu file dự án thiết kế phân cấp Có thể dùng công cụ tạo sơ đồ khối (Quartus Block Editor) để tạo sơ đồ khối mô tả thiết kế mức cao, sau dùng sơ đồ khối khác, vẽ như: AHDL Text Design Files (.tdf), EDIF Input Files (.edf), VHDL Design Files (.vhd), and Verilog HDL Design Files (.v) để tạo thành phần thiết kế mức thấp Quartus II cho phép làm việc với nhiều file thời điểm, soạn thảo file thiết kế biên dịch hay chạy mô dự án khác Công cụ biên dịch Quartus II nằm trung tâm hệ thống, cung cấp quy trình thiết kế mạnh cho phép tùy biến để đạt thiết kế tối ưu dự án Công cụ định vị lỗi tự động tin cảnh báo khiến việc phát sửa lỗi trở nên đơn giản Sau cài Quartus II, giao diện hình vẽ: 5.2 Thiết kế mạch Mạch điện Quartus thiết kế theo cách sau: 5.2.1 Sơ đồ khối (Block Diagram) Trong cách mô tả này, mạch điện tạo nên từ cổng logic rời rạc, hay hàm gồm nhiều cổng logic tích hợp (megafunctions) Để vẽ mạch theo cách này, nhấn New, chọn tab Device Design Files, chọn Block Diagram/ Schematic File, hiện: Nhấn chọn Symbol Tool để cổng logic hay hàm Megafuntions: Khi chọn xong cổng logic hay hàm dùng cơng cụ nối dây để vẽ mạch hoàn chỉnh 5.2.2 Các file thiết kế Nhấn New, chọn tab Device Design Files, chọn Verilog HDL (hay VHDL hay AHDL) Với cách này, mạch điện mô tả đoạn mã thể đầu vào đầu khối mạch cách xử chúng Trong luận án này, lấy ví dụ thiết kế mạch đếm bit dùng Verilog HDL file Tạo file mới: Từ giao diện Altera Quartus chọn File/New Project Wizard Hiện: Nhấn Next/Next để bảng Thiết lập linh kiện (Family & Device Settings), chọn linh kiện FPGA mà ta dùng, nhấn Finish Lúc này, ta có Project Thêm file Thiết kế vào Project Nhấn File/New Để tạo file thiết kế cho Dự án, ta dùng sơ đồ khối (nhấn Block Diagram/Schematic File) hay dùng ngôn ngữ mô tả phần cứng như: AHDL, Verilog HDL hay VHDL dùng kiểu EDIF Ở đây, để chọn dùng ngôn ngữ Verilog HDL - Bộ đếm nhị phân bit: Một đếm nhị phân bít gồm đầu vào: đầu vào xung đếm (clock), đầu vào xóa đếm (clear) đầu nhị phân Q0, Q1, Q2, Q Đoạn mã dùng Verilog để mô tả đếm sau: //4-bit Binary counter module counter(Q , clock, clear); // I/O ports output [3:0] Q; input clock, clear; //output defined as register reg [3:0] Q; always @( posedge clear or negedge clock) begin if (clear) Q