Quá trình thực tập 1 tháng em đã thực hiện tại Phòng nghiên cứu Thông tin vô tuyến (Wireless Communications Laboratory) tại phòng 421 - C9 trường Đại học Bách Khoa Hà Nội của PGS.TS. Nguyễn Văn Đức, bản thân em đã được trải nghiệm nhiều kiến thức thực tế, được tham gia làm cùng các anh chị và các thành viên trong nhóm FPGA và các thành viên khác trong lab, đó là những kiến thức và kinh nghiệm quý báu mà khi ở trên lớp học lý thuyết em chưa có cơ hội được biết đến. Khoảng thời gian thực tập tuy không dài nhưng đã mang đến cho em rất nhiều những điều bổ ích những kĩ năng học tập và làm việc cần thiết, những kiến thức thực tiễn và qua đó em cũng nhận ra được những điểm yếu kém và thiếu sót của bản thân để từ đó tìm ra được định hướng cho tương lai và phương pháp học tập, rèn luyện trong 2 năm học tiếp theo ở trường. Với trình độ và kỹ năng của một sinh viên năm thứ 3, trong quá trình thực tập, em đã gặp một số thuận lợi và khó khan khi tiếp cận công việc. Cụ thể là: • Về thuận lợi: - Trong quá trình thực tập, em đã được thầy cô và các anh chị trong phòng LAB luôn quan tâm, tạo mọi điều kiện để hoàn thành đợt thực tập, hướng dẫn các kỹ năng cơ bản cần thiết để làm việc, cho em them những tư vấn và dạy cho em them những kỹ năng mềm, kỹ năng làm việc nhóm, các định hướng về học tập, nghiên cứu khoa học cũng như công việc trong tương lai - Môi trường nghiên cứu và học tập tại phòng LAB rất thoải mái, thân thiện, với đầy đủ các trang thiết bị phục vụ cho học tập và nghiên cứu. Mọi thành viên đều cởi mở và giúp đỡ lẫn nhau trong công việc. • Về khó khăn - Là sinh viên năm thứ 3, do kiến thức của bản thân còn hạn hẹp, bên cạnh đó công việc đòi hỏi kiến thức và kĩ năng lập trình thành thạo nên em đã gặp đôi chút khó khan và bỡ ngỡ khi bắt đầu quá trình thực tập. Để hoàn thành yêu cầu của đợt thực tập này, bản thân em đã nhận được rất nhiều sự quan tâm, giúp đỡ và hướng dẫn tận tình từ phía PGS.TS. Nguyễn Văn Đức, anh Hoàng Văn Oai, trưởng nhóm FPGA, và các thành viên tại LAB C9 – 421. Em xin gửi lời cảm ơn chân thành tới PGS.TS. Nguyễn Văn Đức đã tiếp nhận em và thực tập tại LAB C9 – 421, và trong quá trình thực tập thầy đã luôn tạo điều kiện để em hoàn thành tốt đợt thực tập. Em cũng xin các anh chị khóa trên trong LAB, các thành viên khác đã tận tình giúp đỡ chỉ dẫn em giải quyết các vấn đề phức tạp, khó khan trong suốt quá trình thực hiện học phần “Thực tập kỹ thuật”
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG BÁO CÁO KẾT QUẢ THỰC TẬP KỸ THUẬT Đề tài : TÌM HIỂU CĂN BẢN VỀ HỆ THỐNG NHÚNG FPGA SỬ DỤNG PHẦN MỀM ISE DESIGN SUITE 14.7 CHO THIẾT KẾ BỘ CỘNG, TRỪ, NHÂN, CHIA Sinh viên thực hiện: LƯU NGỌC MINH 20162712 Lớp KTĐTTT 06 – K61 Giảng viên hướng dẫn: PGS TS NGUYỄN VĂN ĐỨC Hà Nội, - 2019 LỜI NÓI ĐẦU Bác Hồ dạy rằng: “Học với hành phải đơi Học mà khơng hành vơ ích Hành mà khơng học hành khơng trơi chảy” Là sinh viên ngành kỹ thuật điện tử viễn thông năm 3, để trở thành kỹ sư tốt, với em lời dạy Bác thấm thía hết Sau thời gian học tập nơi giảng đường, thân em có mong muốn học hỏi, áp dụng kiến thức mà tìm hiểu để hiểu rõ học cho công việc thực tế sau Quá trình thực tập hội để em thực q trình học hành đó, thời gian để em tiếp xúc, học hỏi, thử nghiệm điều học hết em học hỏi kĩ mềm, kĩ học hỏi, làm việc nhóm, kinh nghiệm quý báu học tập sống từ anh chị khóa thầy cô Như vậy, việc thực tập vơ cần thiết bổ ích sinh viên mở nhiều hội học hỏi, định hướng tương lai, định hướng công việc sau cho khơng em mà cịn tất bạn sinh viên khác Quá trình thực tập tháng em thực Phịng nghiên cứu Thơng tin vơ tuyến (Wireless Communications Laboratory) phịng 421 - C9 trường Đại học Bách Khoa Hà Nội PGS.TS Nguyễn Văn Đức, thân em trải nghiệm nhiều kiến thức thực tế, tham gia làm anh chị thành viên nhóm FPGA thành viên khác lab, kiến thức kinh nghiệm quý báu mà lớp học lý thuyết em chưa có hội biết đến Khoảng thời gian thực tập không dài mang đến cho em nhiều điều bổ ích kĩ học tập làm việc cần thiết, kiến thức thực tiễn qua em nhận điểm yếu thiếu sót thân để từ tìm định hướng cho tương lai phương pháp học tập, rèn luyện năm học trường Với trình độ kỹ sinh viên năm thứ 3, trình thực tập, em gặp số thuận lợi khó khan tiếp cận cơng việc Cụ thể là: • Về thuận lợi: - Trong trình thực tập, em thầy anh chị phịng LAB ln quan tâm, tạo điều kiện để hoàn thành đợt thực tập, hướng dẫn kỹ cần thiết để làm việc, cho em them tư vấn dạy cho em them kỹ mềm, kỹ làm việc nhóm, định hướng học tập, nghiên cứu khoa học công việc tương lai - Môi trường nghiên cứu học tập phòng LAB thoải mái, thân thiện, với đầy đủ trang thiết bị phục vụ cho học tập nghiên cứu Mọi thành viên cởi mở giúp đỡ lẫn cơng việc • Về khó khăn - Là sinh viên năm thứ 3, kiến thức thân cịn hạn hẹp, bên cạnh cơng việc địi hỏi kiến thức kĩ lập trình thành thạo nên em gặp đơi chút khó khan bỡ ngỡ bắt đầu trình thực tập Để hoàn thành yêu cầu đợt thực tập này, thân em nhận nhiều quan tâm, giúp đỡ hướng dẫn tận tình từ phía PGS.TS Nguyễn Văn Đức, anh Hồng Văn Oai, trưởng nhóm FPGA, thành viên LAB C9 – 421 Em xin gửi lời cảm ơn chân thành tới PGS.TS Nguyễn Văn Đức tiếp nhận em thực tập LAB C9 – 421, trình thực tập thầy ln tạo điều kiện để em hồn thành tốt đợt thực tập Em xin anh chị khóa LAB, thành viên khác tận tình giúp đỡ dẫn em giải vấn đề phức tạp, khó khan suốt q trình thực học phần “Thực tập kỹ thuật” Sinh viên Lưu Ngọc Minh MỤC LỤC DANH MỤC HÌNH ẢNH i DANH MỤC BẢNG BIỂU ii DANH MỤC TỪ VIẾT TẮT iii CHƯƠNG 1: GIỚI THIỆU CHỨC NĂNG, NHIỆM VỤ, CƠ CẤU TỔ CHỨC CỦA ĐƠN VỊ TIẾP NHẬN 1.1 Giới thiệu chức năng, nhiệm vụ Phịng nghiên cứu Thơng tin vơ tuyến (Wireless Communications Laboratory) (C9 – 421 LAB) 1.2 Cơ cấu tổ chức phòng LAB C9-421 CHƯƠNG 2: TỔNG QUAN NỘI DUNG THỰC TẬP 2.1 Các cơng việc phịng LAB C9 – 421 yêu cầu chuyên môn, kĩ sinh viên tham gia làm việc 2.2 Các lĩnh vực nghiên cứu phòng LAB C9 – 421 2.3 Công việc giao thời gian thực tập CHƯƠNG 3: NỘI DUNG THỰC TẬP 3.1 Tổng quan FPGA 3.1.1 Lịch sử 3.1.2 Kiến trúc 3.1.3 Ứng dụng 3.1.4 Các ngôn ngữ mô tả 3.2 Kit Nexys Spartan – 3.3 Thực hành cộng trừ nhân chia 16 bit sử dụng cổng logic 3.3.1 Phép cộng 10 3.3.2 Phép trừ 13 3.3.3 Phép nhân 14 3.3.4 Phép chia 15 CHƯƠNG 4: NHẬN XÉT, ĐỀ XUẤT 17 4.1 Ưu điểm 17 4.2 Nhược điểm 17 4.3 Đề xuất 17 KẾT LUẬN 18 DANH MỤC TÀI LIỆU THAM KHẢO 19 DANH MỤC HÌNH ẢNH Hình 1: Sơ đồ tổ chức phòng LAB C9 – 421 Hình 1: Sơ đồ khối FPGA Hình 2: Kit Nexys Hình 3: Khối ALU 16 bit Hình 4: Sơ đồ khối ALU 16 bit cho cộng, trừ, nhân, chia 10 Hình 5: Khối cộng 10 Hình 6: Full Adder bit 11 Hình 7: Sơ đồ cộng bit adder 12 Hình 8: Sơ đồ CLA 16 bit 12 Hình 9: Kết mô cộng 13 Hình 10: Khối trừ 13 Hình 11: Kết mô trừ 14 Hình 12: Khối nhân 14 Hình 13: Kết mơ cho nhân 15 Hình 14: Khối chia 15 Hình 15: Kết mơ chia 16 bit 16 i DANH MỤC BẢNG BIỂU Bảng 1: Bảng thật Full Adder bit 11 ii DANH MỤC TỪ VIẾT TẮT A ALU Arithmetic Logic Unit C CLA Carry-Lookahead Adder L LAB Laboratory iii CHƯƠNG 3: NỘI DUNG THỰC TẬP 3.1 Tổng quan FPGA FPGA viết tắt Field Programmable Gate Array chip logic số lập trình 3.1.1 Lịch sử FPGA thiết kế Ross Freeman, người sáng lập công ty Xilinx vào năm 1984, kiến trúc FPGA cho phép tích hợp số lượng tương đối lớn phần tử bán dẫn vào vi mạch so với kiến trúc trước CPLD (Complex Programmable Logic Device) FPGA có khả chứa tới từ 100.000 đến hàng vài tỷ cổng logic, CPLD chứa từ 10.000 đến 100.000 cổng logic; số PAL, PLA thấp đạt vài nghìn đến 10.000 CPLD cấu trúc từ số lượng định khối SPLD (Simple programmable devices), thuật ngữ chung PAL, PLA) SPLD thường mảng logic AND/OR lập trình có kích thước xác định chứa số lượng hạn chế phần tử nhớ đồng (clocked register) Cấu trúc hạn chế khả thực hàm phức tạp thông thường hiệu suất làm việc vi mạch phụ thuộc vào cấu trúc cụ thể vi mạch vào yêu cầu toán Kiến trúc FPGA kiến trúc mảng khối logic, nhỏ nhiều đem so sánh với khối SPLD, ưu điểm giúp FPGA chứa nhiều phần tử logic phát huy tối đa khả lập trình phần tử logic hệ thống mạch kết nối, để đạt mục đích kiến trúc FPGA phức tạp nhiều so với CPLD Một điểm khác biệt với CPLD FPGA đại tích hợp nhiều logic số học sơ tối ưu hóa, hỗ trợ RAM, ROM, tốc độ cao, hay nhân cộng (Multiplication And Accumulation, MAC), thuật ngữ tiếng Anh DSP slice dùng cho ứng dụng xử lý tín hiệu số DSP (Digital Signal Processing) Ngoài khả tái cấu trúc vi mạch tồn cục, số FPGA đại cịn hỗ trợ tái cấu trúc cục bộ, tức khả tái cấu trúc phận riêng lẻ đảm bảo hoạt động bình thường cho phận khác 3.1.2 Kiến trúc FPGA tạo thành từ mảng (matrix hay array) phần tử khả trình (có thể lập trình) nên gọi programmable gate array Hình 1: Sơ đồ khối FPGA Kiến trúc FPGA gồm thành phần chính: Khối logic lập trình (Programmable Logic Blocks): việc lập trình khối logic cung cấp tính tốn phàn tử nhớ sủ dụng hệ thống Một phần tử logic bao gồm mạch tổ hợp lập trình, FF chốt (Latch) Ngồi chip FPGA cịn gồm hỗn hợp khối khác với chức cụ thể khác Tài nguyên kết nối (Programmable Interconnections): dùng để liên kết khối logic IO lại với tạo thành thiết kế, bao gồm ghép kênh, transistor, đệm Khối I/O khả trình (Programmable I/O Blocks: I/O cung cấp giao tiếp khối logic kiến trúc định tuyến với thành phần bên Vấn đề quan trọng việc lựa chọn tiêu chuần điện áp cung cấp điện áp tham chiếu - - - Theo thời gian kiến trúc FPGA phát triển bổ sung khối chức đặc biệt lập trình nhớ (Block Rams), logic số học (ALU), nhân, DSP-48 vi xử lý nhúng để tăng nguồn tài nguyên cho fpga so với FPGA trước 3.1.3 Ứng dụng Ứng dụng FPGA bao gồm: xử lý tín hiệu số DSP, hệ thống hàng không, vũ trụ, quốc phòng, tiền thiết kế mẫu ASIC (Application-Specific Integrated Circuit -Vi mạch tích hợp chuyên dụng)(ASIC prototyping), hệ thống điều khiển trực quan, phân tích nhận dạng ảnh, nhận dạng tiếng nói, mật mã học, mơ hình phần cứng máy tính, máy đánh cờ (Máy đánh cờ Hydra có 32 vi xử lý cộng thêm FPGA chiến thắng kiện tướng quốc tế Michael Adams năm 2005) Do tính linh động cao q trình thiết kế cho phép FPGA giải lớp toán phức tạp mà trước thực nhờ phần mềm máy tính, ngồi nhờ mật độ cổng logic lớn FPGA ứng dụng cho tốn địi hỏi khối lượng tính tốn lớn dùng hệ thống làm việc theo thời gian thực 3.1.4 Các ngơn ngữ mơ tả Để lập trình FPGA, ngơn ngữ mô tả phần cứng thường dùng VHDL, Verilog HDL, SystemC Handle-C Hiện VHDL Verilog phát triển chuẩn công nghiệp hai ngôn ngữ phổ biến hiên nay, trình học tập thân em học ngơn ngữ Verilog sử dụng Xilinx ISE để thực hành Khái niệm Verilog Verilog ngôn ngữ mô tả phần cứng (Hardware Description Language) sử dụng việc thiết kế hệ thống số, mạch tích hợp nhớ ram, vi xử lý đơn giản cổng logic bản, Flip Flop Ngôn ngữ Verilog dễ tiếp cận có cú pháp gần giống với ngơn ngữ C Trong Verilog có nhiều mức khác để thiết kế mạch tích hợp như: Register Transfer Level (RTL), mức Gate, mức hành vi (Behavior), … Trong thời gian thực hành, em sử dụng kit Nexys Spartan – để thực hành, trình bày phần sau 3.2 Kit Nexys Spartan – Nexys tảng phát triển mạch kỹ thuật số hoàn chỉnh, sẵn sàng sử dụng dựa công nghệ Xilinx Spartan-6 LX16.Spartan-6 tối ưu hóa cho logic hiệu suất cao cung cấp công suất cao 50%, hiệu suất cao hơn,và nhiều tài nguyên so với Spartan-3 500E Nexys Hình 2: Kit Nexys Các tính bao gồm: • • • • • • • • • • • Xilinx Spartan-6 LX16 FPGA gói BGA 324 pin RAM di động 16Mbyte (x16) Bộ nhớ không biến động PCM 16Mbyte SPI (4 mode) Bộ nhớ không biến động PCM song song 16Mbyte 10/100 Ethernet PHY Cổng USB2 tích hợp để lập trình chuyển liệu Cổng USB-UART USB-HID (cho chuột / bàn phím) Cổng VGA bit Bộ tạo dao động 100 MHz CMOS 72 I/Os chuyển đến đầu nối mở rộng GPIO bao gồm đèn LED, nút,8 công tắc trượt hiển thị chữ số thơng qua led • Bao gồm cáp lập trình USB2 Ngồi Spartan-6 FPGA, Nexys cung cấp sưu tập thiết bị ngoại vi cải tiến bao gồm: nhớ không biến đổi pha Micron 32Mbyte,Ethernet 10/100 PHY, 16Mbyte RAM di động, cổng USB UART, cổng máy chủ USB cho chuột bàn phím đầu nối mở rộng tốc độ cao cải thiện Các GPU lớn thiết bị ngoại vi rộng làm cho bo mạch Nexys trở thành máy chủ lý tưởng cho loạt hệ thống kỹ thuật số, bao gồm thiết kế xử lý nhúng dựa MicroBlaze Xilinx Nexys tương thích với tất cơng cụ CAD Xilinx, bao gồm ChipScope, EDK WebPack miễn phí Nexys sử dụng hệ thống Adept USB2 Digilent cung cấp lập trình FPGA ROM, kiểm tra board tự động, I/O ảo phương tiện truyền liệu người dùng đơn giản hóa 3.3 Thực hành cộng trừ nhân chia 16 bit sử dụng cổng logic Thực cộng, trừ, nhân, chia ta sử dụng module ALU cho đầu vào a,b 16 bit, chân chọn c bit, đầu vào xung clock(clk), đầu vào start Đầu kết s số dư r (đối với phép chia) 16 bit Khối ALU gồm cộng, trừ, nhân, chia 16 bit ghép kênh để lựa chọn phép tính Có thể thực với số có dấu sử dụng mã bù ALU_16bit a(15:0) r(15:0) b(15:0) c(1:0) clk s(15:0) start ALU_16bit Hình 3: Khối ALU 16 bit Ta quan sát sơ đồ bên mô tả khối chứa ALU để thực đề tài Các khối bao gồm khối thực phép cộng mô tả phần 3.3.1, khối thực phép trừ có cấu trúc gần tương tự với khôi thực phép cộng với thay đổi đầu vào nhớ, khối thực phép nhân, khối thực phép chia khối ghép kênh: Hình 4: Sơ đồ khối ALU 16 bit cho cộng, trừ, nhân, chia 3.3.1 Phép cộng Add_16bit a(15:0) b(15:0) s(15:0) Seclect(0) ADD Hình 5: Khối cộng 10 Đối với phép cộng trước tiên ta sẽ thực cộng bit, để cộng bit ta sử dụng cộng full adder: Ci A Si Full Adder B Ci+1 Hình 6: Full Adder bit Bảng thật cho Full Adder bit: Bảng 1: Bảng thật Full Adder bit Ai Bi Ci Si Ci+1 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 11 Tối thiểu hóa bìa Knaugh: 𝐶𝑖+1 = (𝐴𝑖 &𝐵𝑖 )| (𝐴𝑖 &𝐶𝑖 ) |(𝐵𝑖 &𝐶𝑖 ) 𝑆𝑖 = 𝐴 ⊕ 𝐵 ⊕ 𝐶𝑖 Sau có cộng full adder, thực cộng bit cộng CLA 16 bit sơ đồ mô tả bên dưới: M FA FA FA FA Hình 7: Sơ đồ cộng bit adder Từ cộng bit adder ghép lại sơ đồ 3.8 ta CLA 16 bit 4-bit adder 4-bit adder 4-bit adder Carry-lookahead logic Hình 8: Sơ đồ CLA 16 bit 12 4-bit adder Kết mô qua ISim phép cộng với tốn hạng có dấu khơng dấu: Hình 9: Kết mơ cộng 3.3.2 Phép trừ Subtract_16bit a(15:0) b(15:0) s(15:0) Seclect(1) SUB Hình 10: Khối trừ 13 Đối với phép trừ việc thực tương tự với phép cộng, thay đổi giá trị chân select kết hợp với việc thực mã bù 2, ta sẽ phép trừ: Kết mô qua ISim phép trừ với tốn hạng có dấu khơng dấu: Hình 11: Kết mô trừ 3.3.3 Phép nhân Bộ nhân 16bit sử dụng khối CLA cộng 16 bit quy tắc dịch để tạo kết 16 bit Multiply_16bit a(15:0) s(15:0) b(15:0) MUL Hình 12: Khối nhân 14 Kết mô qua ISim phép nhân với tốn hạng có dấu khơng dấu: Hình 13: Kết mơ cho nhân 3.3.4 Phép chia Đối với phép chia với đầu s = a div b, đầu r = a mod b số dương Division_16bit a(15:0) r(15:0) b(15:0) c(1:0) s(15:0) start DIV Hình 14: Khối chia 15 Kết mô qua ISim phép chia với tốn hạng có dấu khơng dấu: Hình 15: Kết mơ chia 16 bit 16 CHƯƠNG 4: NHẬN XÉT, ĐỀ XUẤT 4.1 Ưu điểm Trong thời gian tháng (07/2019 – 08/2019) thực tập phòng LAB C9 -421 PGS.TS Nguyễn Văn Đức, em nhận số nhận xét tốt từ thầy sau: - Chấp hành tốt nội quy phòng LAB - Tham gia đầy đủ buổi họp LAB (sáng thứ hàng tuần) - Hồn thành cơng việc giao thời hạn - Chủ động tìm hiểu tài liệu, học tập kinh nghiệm từ anh chị khóa trên, 4.2 Nhược điểm Với trình độ sinh viên năm thứ 3, kiến thức kĩ làm việc gặp nhiều khó khăn thiếu sót việc thực hành tập với Verilog code 4.3 Đề xuất Sau thời gian thực tập LAB C9 – 421, em mong tạo điều kiện để tiếp tục học tập, nghiên cứu phòng LAB hướng dẫn, bảo PGS.TS Nguyễn Văn Đức anh Nguyễn Viết Dũng trưởng LAB Đây hội cho em tích lũy kiến thức, kinh nghiệm kỹ cần có trước tốt nghiệp trường Em mong thầy cô Viện sẽ tạo điều kiện cho chúng em có hội tiếp xúc, thực tập nhiều cơng ty để chúng em hiểu rõ công việc thực tế sau trường, biết yêu cầu nhà tuyển dụng sinh viên trường để có hướng học tập, rèn luyện tốt 17 KẾT LUẬN Trong thời gian tháng thực tập Phòng nghiên cứu Wireless Communications Laboratory (421 – C9, Đại học Bách Khoa Hà Nội) PGS.TS Nguyễn Văn Đức Khoảng thời gian thực tập khơng dài, lại khoảng thời gian có ý nghĩa chúng em Qua thời gian thực tập, em học hỏi nhiều từ thầy cô anh chị LAB, giúp em có định hướng rõ ràng cho thân, có nhìn cụ thể cơng việc sau trường Trong báo cáo này, em xin tổng kết, đánh giá lại công việc mà em làm thời gian thực tập phòng LAB C9 – 421 sau: - - - Được trau dồi kĩ lập trình với công cụ ISE Design Suite 14.7, đồng thời bổ sung kỹ trình bày văn bản, làm slide, khả thuyết trình kĩ làm việc nhóm… Chương trình thiết kế mơ cộng, trừ, nhân, chia chạy ổn định, đảm bảo độ xác Tuy nhiên, cần mở rộng thêm để thực nhiều phép tính tốn phức tạp Có nhìn tổng quan FPGA, từ có phương hướng để tiếp tục tìm hiểu, nghiên cứu phát triển them tốn thiết kế số Bên cạnh đó, sau đợt thực tập em tự rút cho nhiều kinh nghiệm học tập công việc, nữa, em nhận nhiều lời tư vấn quý báu từ thầy anh chị khóa LAB, giúp em có định hướng rõ cho ngành học Một lần nữa, em xin chân thành cảm ơn PGS.TS Nguyễn Văn Đức, anh Nguyễn Viết Dũng trưởng LAB anh chị phòng LAB C9 – 421 tạo điều kiện cho em hoàn thành tốt học phần “Thực tập kĩ thuật” LAB Em xin chân thành cảm ơn! 18 DANH MỤC TÀI LIỆU THAM KHẢO [1] https://en.wikipedia.org/wiki/Carry-lookahead_adder, truy nhập lần cuối ngày 8/8/2019 [2] https://en.wikipedia.org/wiki/Arithmetic_logic_unit, truy nhập lần cuối ngày 8/8/2019 [3] https://en.wikipedia.org/wiki/Logic_gate, truy nhập lần cuối ngày 8/8/2019 [4] https://www.fpga4student.com/, truy nhập lần cuối ngày 8/8/2019 [5] https://academic.csuohio.edu/chu_p/, truy nhập lần cuối ngày 8/8/2019 19 ... giao là: ? ?Tìm hiểu hệ thống nhúng FPGA sử dụng phần mềm ISE Design Suite 14 . 7 cho thiết kế cộng, trừ, nhân, chia? ?? em hoàn thành đề tài thời gian thực tập Sau nội dung mà em tìm hiểu FPGA kết mô... trừ 14 Hình 12 : Khối nhân 14 Hình 13 : Kết mơ cho nhân 15 Hình 14 : Khối chia 15 Hình 15 : Kết mô chia 16 bit 16 i DANH MỤC BẢNG BIỂU Bảng 1: Bảng thật Full... Adder B Ci +1 Hình 6: Full Adder bit Bảng thật cho Full Adder bit: Bảng 1: Bảng thật Full Adder bit Ai Bi Ci Si Ci +1 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 11 Tối thiểu hóa bìa Knaugh: