BÁO CÁO GIỮA KÌ THỰC TẬP ĐIỆN TỬ SỐ

BAO CÁO GIỮA KÌ THUC TẬP ĐIỆN TỬ SỐ Hồng Văn Lộc 17020524 K62 DA CLC Cau 1: a Mức ngưỡng hoạt động lối vào TTL CMOS +Vpp A z79—t.! we ee 1¬ MPa [ TF (y) | | | = B@—_—f2L B @.— ° la~ 0C p- : }›af fp sa} 15 a =- =mlệ” Q : A@—Ì—-8 Bo + ⁄ Ƒ 0210 J3 : ý C th lợ104011 LE0 ‹0 Hình 1.1: Mức ngưỡng hoạt động lối vào TTL CMOS TTL lo l/a 1099 1.109 Vaul Vall IC 2/a 1.092 1.107 IC 3/a 0.75 1.413 CMOS VDD Vaul (v) 2.315 Vall (v) 2.52 CMOS không rút lượng TTL trạng thái nghỉ b Mức lối công TTL CMOS HOTT aad 18 Ae : : D - {0K 3ã a LED- 15 A 89—? ~ 461004011 Hình 1.1: Do mirc thé loi cong logic TTL va CMOS Ta có liệu mức lối cla TTL va CMOS | LS7 LS8 ] ] 0 l l IC1/a Vec(1) Vec(0) A TTL 0 l ] CMOS B l Ve(V) | Kihiéu 3.15 3.15 3.15 l l l 187.3 mV VDD 4.201 V 7.4mV - _ Từ liệu ta thấy khoảng cách mức hight low TLL chi vao khoảng 2.96V CMOS 4.127V, khoảng chống nhiễu CMOS lớn hon TTL Vậy CMOS chịu ảnh hưởng nhiễu tốt TTL c Đặc trưng trễ cong logic TTL va CMOS DAO DONG KY | = N b DO CLOCK GEN DTLAB - 201 r "162 CD 4049 Hình 1.3: sơ đồ đo đặc trưng trễ cac cong logic TTL va CMOS - _ Thời gian trễ công TTL 52ns > Thời gian trễ l công logic TTL 8.6 ns - _ Thời gian trễ công CMOS 354ns > Thời gian trễ l công logie CMOS 59ns Do đó, thời gian trễ TTL nhỏ thời gian trễ cha CMOS Câu 2: a Giải thích hoạt động giải mã tir BCD sang ma doan: - Ma nhi phan BCD duoc chuyên sang thập phân hiên thị sô thập phan đoạn sáng đoạn sáng LED tỉnh thể lỏng, ứng với tô hợp xác định sáng hiên thị chữ số hệ dém thập phân - _ Cấu trúc loại đèn led đoạn số đèn cẫu tạo đoạn led có chung anode (AC) hay cathode (KC): xếp hình số vng, ngồi co led đặt làm dau phay thap phan cho số thị; điều khiến riêng biệt khơng qua mạch giải mã Hình 2.1: Cấu trúc thị số đoạn - _ Đối với LED catot chung, catot nối với nỗi xuống đất Đây LED dùng cho giải mã có đầu tác động cao (1) - _ Đối với LED anot chung, anot nối với nối với nguồn 5V, dùng cho giải mã có đầu tác động thấp (0) Vcc A B C D E nan F G Dp € 8B | — a, H FF G b, Hinh 2.3: a, LED anot chung b, LED catot chung & ae mả vào — ngỏ BI/EBO Et RBI moe thấy ||[ l[ Hình 2.4: II On 1| II I| !Ị | * a 98 lãi Ílế (ai 'llẾ | | HỈ 10 11 12 13 14 15 Cấu trúc bên 74LS47 dạng số hiến thị ` DIEU KHIEN LOI VAO INPUT DS1 | DS2 | LS4 LTES LS T RBI D C | | | I | I | I | | | I | I | 0 0 0 0 | I | 0 0 | I 0 ‘ NGA TLOI LS2 | LS1 B | | | | | A | 0 1 | | | 0 | I I | 0 I | RA RBO | I 1 | | I | I | LOI RA OUTPUT 80 THAP PHAN 7|6|5|4|3|2|1 g |fl|el|dl|c|lbla |1|1|1|1|1|1| 0[ofolololi1lo}] |1|1|1|0|1|1| I]0|0|1|1|1|1| 1/ifofolijofil 1/ifolifijolil I|I|I|I1|I|0|0| 0[ofofolifilil I|I|I|I|I|I|I| I]I1|0|0|1|1|1| I]1|0|0|1|1|1| 9 Hình 2.5: Bảng chân lý mạch BCD sang đoạn b Phương pháp tối giản biểu thức logic bảng Karnaugh - _ Bảng Karnaugh có dạng hình chữ nhật Hàm có n biến có 2" ơ, tương ứng với số hạng nhỏ Giá trị xếp biến hàng cột theo mã Gray Do đó, kề nhau, ô đầu, cuối hàng cột, đối xứng phải có gia tri đối biễn mà - _ Trên bảng Karnaugh biến: e Dién gid tri l vào ô hàm lẫy giá trị l tương ứng tô hợp giá trị biễn ô đó, điền giá trị vào hàm lấy giá tri tương ứng tổ hợp giá trị biến e©_ Tất số hạng nhỏ băng kề gộp với Nếu có 2" gộp lại (thành số hạng) khử bỏ n biến - - Các quy tắc gộp: e©_ Vịng gộp phải lớn tốt, số vịng phải thỏa mãn 2"ơ loại bỏ n biến e_ Mỗi vòng gộp bao gồm khơng có vịng khác Vịng bao gơm có vịng khác vịng thừa Mặt khác, mơi có thê sử dụng nhiêu lân e©_ Khi gộp ơ, nghĩa khoanh vịng cần lưu ý: góc bảng Karnaugh gộp với Khi khoanh vòng, vòng lớn khoanh trước, vòng bé khoanh sau ®_ Áp dụng tìm biểu thức logic lỗi bat kỳ lối vào ø mạch giải mã BCD sang mã đoạn BA DC 00 01 10 00 I X 01 I X => Hàm logic dau cia LED hiển thị g: g=DC+DC+BA+DB Cau 3: Ul I I X X 10 I X X a giải thích kết thu từ mạch D4-I LOI VAO INPUT DS4 LS3 Ca 0 0 1 1 LOI RA OUPUT X, LS4 Y; LS8 LS7 Yị Co Si 3% Coo 0 1 0 1 1 0 1 0 1 0 1 1 1 1 0 1 1 1 1 0 0 1 1 0 0 0 0 1 1 1 X, Hình 3.1: kết thu từ sơ đồ mạch cộng nhị phan bit Giải thích: - Kết thu sử dụng cộng nhị phân bit Ban chất cộng nhị phân bit kết hợp hai cộng đầy đủ bit (FÍULL ADDER I bít) XI a Ÿ Cin1 | FULL ota S1 ——ÝŸ== Coul Y2 ee ¬——— Cin FULL ADDER 1BIT S2 Cou2 Hình 3.2: cộng nhị phân bit - _ Ta có đầu vào tương ứng với phép tính bit cộng đủ bit, đầu kết phép cộng nhị phân Sỉ số nhớ Cout - - Kết Cout cộng đủ - - Cout thu sau qua - - VD: XI =0, YI=l, X2=0, Y2=l1, > S1l = X1+Y1+Cinl Coutl = phía trước Cin cộng đầy đủ phía sau cộng day di Cinl=0 = 0+1+0=1 S2 = X2+Y2+Coutl = 0+1+0 = Cout = Các bước thiết kế mạch tông toàn phan va sơ đồ mạch tổng toàn phần từ mạch tông bán phân e_ Ai chữ số cột thứ ¡ số A e_ Bi chữ số cột thứ ¡ số B e Ci-1 giá trị nhớ từ cột có trọng số nhỏ liền kề chuyển đến - || || —| —|C——|C——|C—|Ị— 0 1 0 l Tu bang chan ly suy ham logic cua full-adder: Si = A; ® B; ® Ci C; = A;B¡ + AjC¡¡ + BC¡¡ —¬|—|—||—-l||cl|c=|“ Bang chan ly b6 full-adder ZL e —Ì|C—c|C—c|—|C—| —|—|—— C¡ (hay Couti¡) giá trị nhớ sang cột có trọng số lớn liền kê ^ e_ `\|>- Si kết phép cộng cột thứ ¡ —-|C|-|C|—-|C= e_ bd© Mạch có đầu ra: > - Mach có đầu vào: - — b hay C; - — A;B; + C(A: @® Bi) Tw Siva Ci, tacé so dé logic mạch Full-adder xây dựng từ mạch Half- adder Half Adder Half Adder B TT)7 ` : f2 œ tứ œ œ @ œ œ œ œ œ @œ œ œ œ œ Hình 3.3: Sơ dé mach FA duoc xây từ hai mạch HA Cau 4: " Cout “ |C©|CIC|IC|I- _ OQ a Giải thích kết thực nghiệm 2G 0 0 X 2Y2 Y I I I I I Hình 4.1: Kết thực nghiệm phân kênh (hình D5-2b) - - Từ sơ đồ mạch D5-2b, mạch gồm phân kênh I sang 4, có lỗi vào điều khiển A, B, lối vào liệu 1C, 2C đầu vào chọn chip (cho phép phân kênh làm việc) 1G 2G - - Khi đầu vào chọn chip trang thai thi dau tir 1Y0 dén 1Y3, 2Y0 dén 2Y3 trạng thái mức logic (1) - - Bộ phân kênh hoạt động bằng việc biến đổi tín hiệu đầu vào thành nhiều tín hiệu đầu Bộ phân kênh làm chức chọn, truyền liệu từ đường vào liệu đên đường riêng biệt b Điểm giống khác hợp kênh phân kênh Điêm giông: e_ Đều có đường vào điều khiến (n đường) e Cac đầu vào điều khiến không lấy trực tiếp để điều khiến mà lay qua công NOT Các công có trở kháng lối vào lớn trở kháng lối nhỏ, cách mặc nhằm mục đích tăng khả tải tín hiệu điêu khiên Điểm khác: Bộ hợp kênh Có nhiêu đường vào có Bộ phần kênh Có I đường vào , nhiêu đường đường Bộ hợp kênh mạng thực cooing dạng NORAND Bộ phân kênh đảo ngược hoạt động hợp kênh (hay ORAND) Chức hợp kênh Khác với hợp kênh, phân điều khiến tín hiệu kênh làm chức chọn, truyền chọn (n đâu vào điều khiến) thực liệu từ đường vào đữ liệu chọn kênh 2" đến đường riêng biệt Bộ kênh đầu vào để nối thơng tín hiệu phân kênh hoạt động từ đến đầu vào chọn đến đầu Bộ nhiều nguyên tắc hoạt động hợp kênh hoạt động từ nhiều đến nguyên tặc hoạt động