Giáo trình kỹ thuật số Chương 3 -4

Giáo trình kỹ thuật số

Giáo trình Kỹ Thuật Số CHƯƠNG 3: CỔNG LOGIC     CÁC KHÁI NIỆM LIÊN QUAN CÁC CỔNG LOGIC CƠ BẢN CÁC THÔNG SỐ KỸ THUẬT HỌ TTL • Cổng • Các kiểu ngã  HỌ MOS • NMOS • CMOS  GIAO TIẾP GIỮA CÁC HỌ IC SỐ • TTL thúc CMOS • CMOS thúc TTL I KHÁI NIỆM LIÊN QUAN Giới thiệu Cổng logic tên chung mạch điện tử thực hàm logic Cổng logic chế tạo công nghệ khác (lưỡng cực, MOS), tổ hợp linh kiện rời thường chế tạo công nghệ tích hợp IC (Intergrated circuit) Chương giới thiệu loại cổng bản, họ IC số, tính kỹ thuật giao tiếp chúng Tính hiệu tương tự tính hiệu số Tính hiệu tương tự tín hiệu có biên độ biến thiên liên tục theo thời gian Nó thường tượng tự nhiên sinh Tín hiệu số tín hiệu có dạng xung, gián đoạn thời gian biên độ, có mức rõ rệt mức cao mức thấp Tín hiệu số phát sinh mạch điện tích hợp Mạch tương tự mạch số Mạch điện tử xử lý tín hiệu tương tự gọi mạch tương tự, xử lý tín hiệu số gọi mạch số Một cách tổng quát, mạch số có nhiều ưu điểm mạch tương tự: Ít bị ảnh hưỡng nhiễu Dễ chế tạo thành mạch tích hợp Dễ thiết kế phân tích Việc phân tích thiết kế dựa tính IC khối mạch không dựa linh kiện rời Thuận tiện điều khiển tự động, tính tốn, lưu trữ liệu liên kết với máy tính Biễu diễn trạng thái logic Trong hệ thống mạch logic, trạng thái logic biễu diễn mức điện Với qui ước logic dương điện cao (mức logic 1), điện thấp biễu diễn mức logic thấp (lgoic 0) Việc qui ước đặt ngược lại Trong thực tế, mức logic logic tương ứng với khoảng điện xác định có khoảng chuyển tiếp mức cao mức thấp, ta gọi khoảng không xác định Chủ biên Võ Thanh Ân Trang 24 Giáo trình Kỹ Thuật Số 5v Mức 2,4v Không xác định 0,7 v 0v Mức II CÁC CỔNG LOGIC CƠ BẢN Cổng NOT Còn gọi cổng đảo (Inventer), dùng để thực hàm: Y = A Ký hiệu mũi tên chiều dòng điện, vòng ký hiệu đảo Trong trường hợp không gây nhầm lẫn, ta bỏ dấu mũi tên A Y=A Y=A A 1 Bảng thật Cổng AND Dùng thực hàm AND hay nhiều biến Cổng AND có số ngã vào tuỳ thuộc vào số biến có ngã Ngã cổng hàm AND biến ngã vào Dưới ký hiệu bảng thật cổng AND ngã vào A B A Y = A.B A Y=0 B=0 A 0 1 B 1 Y=A.B 0 Y=A B=1 A × Hoặc B 1 Y=A.B 0 Đọc giả tự cho nhận xét cổng AND Cổng OR Dùng thực hàm OR hay nhiều biến Cổng OR có số ngã vào tuỳ thuộc vào số biến có ngã Ngã cổng hàm OR biến ngã vào Dưới ký hiệu bảng thật cổng OR ngã vào A B Y=A+B Chủ biên Võ Thanh Ân A B=0 Trang 25 Y=A A B=1 Y=1 Tổ Tin Học A 0 1 B 1 Y=A + B 1 A × Hoặc B 0 Y=A + B 1 Đọc giả tự cho nhận xét cổng OR Cổng BUFFER Cịn gọi cổng đệm, có ngã vào ngã Tính hiệu số qua cổng BUFFER không đổi trạng thái logic Cổng BUFFER dùng mục đích sau: Sửa dạng tín hiệu Đưa điện tín hiệu chuẩn mức logic Nâng khả cấp dòng cho mạch Ký hiệu cổng BUFFER sau: Y =A A Cổng NAND Là kết hợp cổng AND cổng NOT, thực hàm Y = A.B (đây trường hợp ngã vào, trường hợp nhiều ngã vào, đọc giả tự suy ra) Dưới ký hiệu bảng thật cổng NAND ngã vào A B Y = A.B Y=A A A Y=1 B=0 A 0 1 B 1 A Y=A B=1 Y = A.B 1 10.Cổng NOR Là kết hợp cổng OR cổng NOT, thực hàm Y = A + B (đây trường hợp ngã vào, trường hợp nhiều ngã vào, đọc giả tự suy ra) Dưới ký hiệu bảng thật cổng NOR ngã vào A B Y = A+ B Y=A A A 0 1 B 1 A B=1 Y = A.B Trang 26 Y=0 A Y=A B=0 1 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số 11.Cổng EX-OR Dùng để thực hàm EX-OR Y = A ⊕ B = AB + AB Cổng EX-OR ngã vào ngã A B Y = A⊕ B A 0 1 B 1 Y = A⊕ B 1 12.Cổng EX-NOR Dùng để thực hàm EX-NOR Y = A ⊕ B Cổng EX-NOR ngã vào ngã A B Y = A⊕ B A 0 1 B 1 Y = A⊕ B 0 13.Cổng phức AOI (And – Or – Inverter) Ứng dụng kết Đại số Boole, người ta nối nhiều cổng khác chip IC để thực hàm logic phức tạp Cổng AOI loại cổng kết hợp loại cổng AND, OR NOT Ví dụ, để thực hàm logic Y = A.B.C + D.E , ta có cổng phức sau: A B C D E Y = A.BC + D.E 14.Biến đổi qua lại cổng logic Trong chương Hàm Logic thấy tất hàm logic thay hàm logic AND (hoặc OR) NOT Các cổng logic có chức thực hàm logic, ta cần dùng hàm AND (hoặc OR) NOT để thực hàm logic Tuy nhiên, cổng NOT thực cổng NAND (hoặc NOR) Như tất hàm logic thực cổng cổng NAND (hoặc NOR) Hàm ý này, cho phép biến đổi qua lại cổng với Chủ biên Võ Thanh Ân Trang 27 Tổ Tin Học Quan sát định lý De Morgan, rút qui tắc biến đổi qua lại cổng AND, NOT OR, NOT sau: Chỉ cần thên cổng đảo từ ngã vào ngã biến đổi từ AND sang OR ngược lại, ngã có cổng đảo cổng đảo biến Ví dụ: Hai mạch tương đương A B C D E Y = A.BC + D.E A B C D E III THÔNG SỐ KỸ THUẬT CỦA IC SỐ 15.Các đại lượng điện đặc trưng Để sử dụng tốt IC, ta nên biết thuật ngữ, đặt tính IC, sơ đồ chân IC Vcc: Điện nguồn (power supply) Đây khoảng điện cấp cho IC để hoạt động tốt VIH: Điện ngã vào mức cao (high level input voltage) Đây điện ngã vào nhỏ xem mức VIL: Điện ngã vào mức thấp (low level input voltage) Đây điện ngã vào lớn xem mức VOH: Điện ngã mức cao (high level output voltage) Đây điện ngã nhỏ xem mức cao VOL: Điện ngã mức thấp (low level output voltage) Đây điện ngã lớn xem mức thấp IIH: Dòng điện ngã vào mức cao (high level input current) Đây dòng điện lớn vào ngã vào IC mức cao IIL: Dòng điện ngã vào mức thấp (low level input current) Đây dòng điện khỏi IC mức thấp IOH: Dòng điện ngã mức cao (high level output current) Đây dòng điện lớn ngã cấp cho tải mức cao IOL: Dòng điện ngã mức thấp (low level output current) Đây dòng điện lớn ngã nhận mức thấp ICCH, ICCL: Dòng điện chạy qua IC ngã mức cao thấp Ngồi ra, IC cịn số thuật ngữ khác, đề cập nói tính chất IC 16.Cơng suất tiêu tán (power requirement) Mỗi IC hoạt động, tiêu thụ công suất từ nguồn cung cấp VCC (hoặc VDD) Công suất tiêu tán xác định hiệu điện nguồn dòng điện qua IC Do hoạt động, dòng điện IC thường thay đổi mức cao mức thấp, nên cơng suất tính từ dịng điện trung bình qua IC Trang 28 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số PD(avg) = ICC(avg).VCC Trong đó: I CC ( avg ) = I CCH + I CCL 17.Fan-Out Một cách tổng quát, ngã mạch logic đòi hỏi phải thúc mạch vào số mạch logic khác Fan-Out số ngã vào lớn nối với ngã IC loại mà đảm bảo cho mạch hoạt động bình thường Ta có loại Fan-Out ứng với trạng thái logic ngã Fan − Out H = I OH I IH Fan − Out L = I OL I IL Thường giá trị Fan-Out khác Để an toàn, ta dùng giá trị nhỏ giá trị Fan-Out tính theo đơn vị Unit Load (UL - tải đơn vị) 18.Thời trể truyền (propagation delay) Tính hiệu logic truyền qua cổng ln có thời gian trể Có loại thời trể truyền: Thời trể truyền từ thấp lên cao tPLH, thời trể truyền từ cao xuống thấp tPHL Hai giá trị thường khác Sự thay đổi trạng thái xác định tín hiệu Tuỳ theo họ IC, thời trể truyền từ vài ns đến vài trăm ns Thời trể truyền lớn tốc độ IC nhỏ Ví dụ: Tín hiệu qua cổng đảo, thời trể truyền xác định sau: Tín hiệu vào Tín hiệu TPHL TPLH 19.Tích số cơng suất – vận tốc (speed – power product) Để đánh giá chất lượng IC, người ta dùng đại lương tích số cơng suất vận tốc, tích số cơng suất tiêu tán thời trể truyền Ví dụ, IC có thời trể truyền 10ns cơng suất tiêu tán trung bình 50mW tích số cơng suất vận tốc là: 10ns × 50mW = 10 10-9 × 50 10-3 = 500 10-12 walt-sec = 500 picojoules (pj) Trong trình phát triển công nghệ IC, người ta muốn đạt IC có cơng suất tiêu tán, thời trể truyền nhỏ tốt Như vậy, IC có chất lượng tốt tích số cơng suất - vận tốc nhỏ Tuy nhiên, thực tế hai giá trị ln thay đổi theo chiều ngược nhau, nên khó mà đạt giá trị ý muốn Dù sao, q trình phát triển cơng nghệ, giá trị ln cải thiện 20.Tính miễn nhiễu (noise immunity) Các tín hiệu nhiễu tia lửa điện, cảm ứng từ làm thay đổi trạng thái logic tín hiệu ảnh hưởng đến kết hoạt động mạch Chủ biên Võ Thanh Ân Trang 29 Tổ Tin Học Tín miễn nhiễu mạch logic tuỳ thuộc vào khả dung nạp hiệu nhiễu mạch xác định lề nhiễu, cho bởi: Logic Điện Vùng bất định VOH(min) ↓ VNH Logic ↑ VIH(min) ↓ VIL(max) Vùng bất định ↑ Logic VNL VOL(max) Logic Điện Điện vào Tín hiệu vào mạch logic xem mức có trị lớn V IH(min), xem mức có trị nhỏ VIL(max) Điện khoảng không ứng với mức logic nào, nên gọi vùng bất định Do có khác biệt V OH(min) với VIH(min), VOL(max) với VIL(max) nên ta có trị lề nhiễu: Lề nhiễu mức cao: VNH = VOH(min) – VIH(min) Lề nhiễu mức thấp: VNL = VOL(max) – VIL(max) Khi tín hiệu mức cao đưa vào ngã vào, tín hiệu có giá trị âm biên độ lớn VNH làm cho điện ngã vào rơi vào vùng bất định mạch khơng biết tín hiệu mức logic Tương tự cho trường hợp ngã mức thấp, tín hiệu nhiễu có trị dương biên độ > VNL đưa mạch vào trạng thái bất định 21.Logic cấp dòng logic nhận dòng Một mạch logic thường gồm nhiều tầng kết nối với Tầng cấp tín hiệu gọi tầng thúc, tầng nhận tín hiệu gọi tầng tải Sự trao đổi dòng điện hai tầng thúc tầng tải thể logic cấp dòng logic nhận dòng VCC VCC Thúc Thúc VOH IIH Tải VOL IIL Tải Hình: Logic nhận dịng Hình: Logic cấp dịng Logic cấp dịng: Khi ngã cổng NAND thứ mức cao cấp dòng IIH cho ngã vào cổng NAND thứ hai Ngã cổng nguồn cấp cho ngã vào cổng hai Logic nhận dòng: Khi ngã cổng NAND thứ mức thấp nhận dòng IIL từ ngã vào cổng NAND thứ hai Thường dòng nhận tầng thúc mức thấp có giá trị lớn so với dịng cấp mức cao Người ta hay dùng trạng thái để gánh tải tương đối nhỏ, ví dụ đèn led Trang 30 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số 22.Tính Schmitt Trigger Trong phần giới thiệu lề nhiễu, ta thấy khoảng điện nằm ngưỡng logic, khoảng điện ứng với transistor làm việc vùng tác động Khoảng cách xác định lề nhiễu tác dụng làm giảm độ rộng sườn xung tín hiệu qua mạch Tuy nhiên cịn khoảng sườn xung nằm vùng chuyển tiếp nên tín hiệu khơng vng hồn tồn Hình minh họa tính chất VIN VIL(max) VOL(min) t VOUT t Hình: Tín hiệu vào/ra cổng logic (khơng vng) Để cải thiện tín hiệu ngã và, bảo đảm tính miễn nhiễu cao, người ta chế cổng có tính điện trở thế, gọi cổng Schmitt Trigger Hình minh họa tín hiệu điện vào thay đổi logic cổng Schmitt Trigger VOUT 5V VIN VT− VT+ 5V Hình: Tín hiệu vào/ra cổng Schmitt Trigger Hình đây, mơ tả VIN VOUT cổng Schmitt Trigger Nếu ngã vào điện thấp điện ngã vào vượt qua VT+ ngã đổi trạng thái Ngược lại, điện ngã vào mức cao điện ngã vào nhỏ VT− ngã đổi trạng thái VIN + T V VT− VOUT Hình: Mơ tả VIN VOUT cổng Schmitt Trigger Hình: Ký hiệu cổng Schmitt Trigger Chủ biên Võ Thanh Ân Trang 31 Tổ Tin Học IV HỌ TTL 23.Giới thiệu Trong trình phát triển cơng nghệ chế tạo mạch số, ta có họ: RTL (Resistor – transistor logic), DCTL (Direct couple – transistor logic), RCTL (Resistor-capacitor transistor logic), DTL (Diod – transistor logic), ECL (Emitter – couple transistor logic), … Hiện nay, tồn nhiều họ có tính kỹ thuật cao như: Thời trể truyền nhỏ, tiêu hao cơng suất Ta xét vài họ có tính kỹ thuật này, ta xét họ TTL (Transistor – transistor logic) 24.Cổng họ TTL Ta lấy cổng NAND ngã vào làm ví dụ để thấy cấu tạo vận hành cổng VCC R1 R2 R4 A B C T1 Y = A.B.C T2 T3 R3 CL Hình: Mơ cổng NAND ba ngã vào họ TTL Khi cổng A, B, C xuống mức 0; T1 dẫn, đưa đến T2 ngưng, T3 ngưng, ngã Y lên cao Khi ngã vào A, B, C lên cao; T1 ngưng, đưa đến T2 dẫn, T3 dẫn, ngã Y xuống thấp Đó kết cổng NAND ngã vào Tụ CL mạch tụ ký sinh ngã mạch kết hợp với ngã vào tầng tải, mạch hoạt động tụ nạp điện qua R4 (lúc T3 ngưng) phóng điện qua transistor T3 bắt đầu dẫn điện, đó, thời trể truyền mạch định R4 CL, R4 nhỏ, mạch hoạt động nhanh công suất tiêu thụ lớn, muốn giảm công suất phải tăng R4 vậy, thời trể truyền lớn (tỉ lệ nghịch thời trể truyền công suất) Để giải vấn đề để thoả mãn số yêu cầu khác, người ta chế tạo cổng logic với ngã khác Ta xét sau 25.Cổng họ TTL a Ngã totempole R1 A B C R2 RC VCC T4 T1 T2 Y = A.B.C D T3 R3 CL Hình: Ngã totempole Trang 32 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số Ta thấy, R4 mạch thay cụm T4, RC Diod D, RC có giá trị nhỏ, khơng đáng kể Tương tự mạch trên, ngã vào A, B, C lên cao; T1 ngưng, đưa đến T2 dẫn, T3 dẫn, T4 ngưng, ngã Y xuống thấp Khi cổng A, B, C xuống mức 0; T1 dẫn, đưa đến T2 ngưng, T3 ngưng, T4 dẫn ngã Y lên cao Tụ CL nạp điện T4 dẫn phóng điện qua T3 T3 dẫn, thời mạch nhỏ nên thời trể truyền nhỏ Ngoài ra, T3 T4 luân phiên ngưng tương ứng với trạng thái ngã nên công suất giảm đáng kể Diod D có tác dụng nâng điện cực B T4 lên, đảm bảo T3 dẫn T4 ngưng Mạch có khuyết điểm nối chung nhiều ngã cổng khác gây hư hỏng trạng thái logic cổng khác b Ngã cực thu để hở R1 R2 T1 A B C VCC Y = A.B.C T2 R3 T3 Hình: Ngã cực thu để hở Ngã cực thu để hở có số lợi điểm sau: Cho phép kết nối ngõ nhiều cổng khác nhau, sử dụng phải mắc điện trở từ ngã lên nguồn VCC, gọi điện trở kéo lên, trị số điện trở chọn lớn hay nhỏ tuỳ theo yêu cầu có lợi mặt công suất hay tốc độ làm việc Điểm nối chung ngã có tác dụng cổng AND nên gọi điểm AND Người ta chế tạo IC ngã cực thu để hở, cho phép điện trở kéo lên mắc vào nguồn điện cao, dùng cho tải đặc biệt hoặc dùng tạo giao tiếp họ TTL với CMOS dùng nguồn cao Ví dụ: IC 7406 loại cổng đảo có ngã cực thu để hở mắc lên nguồn 24V VCC A B C D E F Chủ biên Võ Thanh Ân AB CD EF Trang 33 Y = AB.CD.EF Giáo trình Kỹ Thuật Số VI GIAO TIẾP GIỮA CÁC HỌ IC SỐ 32.Giới thiệu Giao tiếp thực kết nối ngã mạch hay hệ thống với ngã vào mạch hay hệ thống khác Do tính chất điện khác họ IC TLL CMOS nên việc giao tiếp nhiều trường hợp nối trực tiếp mà phải nhờ mạch trung gian nối tầng thúc tầng tải sau cho tín hiệu tầng thúc phù hợp với tín hiệu vào tầng tải dòng điện tầng thúc phải đủ thúc cho tầng tải Dưới điều kiện để thúc trực tiếp: Khi dòng điện tầng thúc lớn dòng điện vào tầng tải hai trạng thái thấp cao Khi hiệu ngã tầng thúc trạng thái thấp cao phù hợp với điện vào tầng tải Như vậy, trước xét trường hợp cụ thể ta xem qua bảng kê tham số họ IC Tham số VIH(min) VIL(max) VOH(min) VOL(max) IIH(max) IIL(max) IOH(max) IOL(max) CMOS (VDD = 5V) 4000B 74HC 74HCT 3.5V 3.5V 2.0V 1.5V 1.0V 0.8V 4.95V 4.9V 4.9V 0.05V 0.1V 0.1V µA µA µA µA µA µA 0.4 mA mA mA 0.4 mA mA mA TTL 74 2.0V 0.8V 2.4V 0.4V 40 µA 1.6 mA 0.4 mA 16 mA 74LS 2.0V 0.8V 2.7V 0.5V 20 µA 0.4 mA 0.4 mA mA 74AS 2.0V 0.8V 2.7V 0.5V 200 µA mA mA 20 mA 74ALS 2.0V 0.8V 2.7V 0.4V 20 µA 100 µA 0.4 mA mA Hình: Bảng số tính kỹ thuật CMOS TTL 33.Dùng TTL thúc CMOS TTL thúc CMOS dùng điện thấp (VDD = 5V) Từ bảng tính kỹ thuật trên, ta thấy dịng điện CMOS có trị nhỏ so với dòng TTL, dòng điện khơng có vấn đề Tuy nhiên, so sánh hiệu TTL với hiệu vào CMOS ta thấy VOH(min) tất loạt TTL thấp so với VIH(min) CMOS Như vậy, phải có biện pháp nâng hiệu TTL lên Điều thực điện trở kéo lên mắc ngã IC TTL R TTL VCC = 5V CMOS Hình: Điện trở kéo lên Chủ biên Võ Thanh Ân Trang 37 Tổ Tin Học TTL thúc 74HCT Như nói đây, loạt 75HCT loạt CMOS thiết kế tương thích với TTL nên thực kết nối mà khơng cần điện trở kéo lên TTL thúc CMOS dùng nguồn cao (VDD = +10V) Ngay dùng điện trở kéo lên, điện ngã mức cao TTL không đủ cấp cho ngã vào CMOS, người ta phải dùng cổng đệm có ngã để hở dùng nguồn cao (IC 7407 chẳn hạn) để thực giao tiếp 34.Dùng CMOS thúc TTL CMOS thúc TTL trạng thái cao Từ bảng tính kỹ thuật, ta thấy dòng điện mức cao CMOS đủ cấp cho TTL, dịng điện khơng có vấn đề CMOS thúc TTL trạng thái thấp Dòng điện vào trạng thái thấp TLL thay đổi khoảng từ 100µA đến 2mA Vậy hai loạt giao tiếp với IC TTL mà khơng có vấn đề Tuy nhiên, với loạt 4000B, IOL nhỏ không đủ giao tiếp với IC TTL, người ta phải dùng cổng đệm để nâng dòng tải loạt 4000B trước thúc CMOS dùng nguồn cao thúc TTL Có số IC loạt 74LS, chế tạo đặc biệt, nhận điện vào cao khoảng 15V, thúc trực tiếp CMOS dùng nguồn cao Tuy nhiên, đa số IC TTL khơng có tính chất Vậy để giao tiếp với CMOS dùng nguồn cao, người ta phải dùng cổng đệm hạ điện thấp xuống cho phù hợp với IC TTL Trang 38 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số CHƯƠNG 4: MẠCH TỔ HỢP  MẠCH MÃ HỐ • Mạch mã hố từ 2n đường sang n đường • Mạch tạo mã BCD cho số thập phân  MẠCH GIẢI MÃ • Mạch giải mã n đường sang 2n đường • Mạch giải mã BCD sang đoạn  MẠCH ĐA HỢP VÀ GIẢI ĐA HỢP • Mạch đa hợp • Ứng dụng mạch đa hợp • Mạch giải đa hợp  MẠCH SO SÁNH • Mạch so sánh số bit • Mạch so sánh số nhiều bit  MẠCH KIỂM PHÁT CHẲN LẼ • Mạch phát chẳn lẽ • Mạch kiểm chẳn lẽ I GIỚI THIỆU Các mạch số chia thành loại mạch: Mạch tổ hợp mạch Mạch tổ hợp: Trạng thái ngã phụ thuộc vào trạng thái ngã vào tổ hợp ổn định Ngã Q mạch tổ hợp hàm logic ngã vào A, B, C,… Nghĩa là: Q = f(A, B, C,…) Mạch tuần tự: Trạng thái ngã phụ thuộc vào trạng thái ngã vào mà phụ thuộc vào trạng thái ngã trước Ta nói mạch có tính nhớ Ngã Q+ mạch tuần hàm logic ngã vào A, B, C,… ngã Q trước Nghĩa là: Q+ = f(Q,A, B, C,…) II MẠCH MÃ HĨA 35.Giới thiệu Mã hóa gán ký hiệu cho đối tượng để thực u cầu cụ thể Ví dụ, mã BCD gán số nhị phân cho số mã số thập phân để thuận tiện cho việc đọc số có nhiều số mã Mã Gray dùng thuận tiện việc tối giản hàm logic,… Mạch dùng để chuyển mã từ mã sang mã gọi mạch chuyễn mã, loại mạch mã hoá 36.Mạch mã hoá từ 2n đường sang n đường a Giới thiệu mạch mã hoá mạch mã hoá ưu tiên Một số nhị phân n bit cho 2n tổ hợp khác Vậy dùng số n bit để mã cho 2n ngã vào khác Khi có ngã vào tác động, ngã báo số nhị phân tương ứng Đó mạch mã hố 2n đường sang n đường Để tránh trường hợp mạch cho mã sai người sử dụng vơ tình (hay cố ý) tác động đồng thời vào hay nhiều ngã vào, người ta thiết kế mạch mã hoá ưu tiên: Chỉ cho mã có tính ưu tiên nhiều ngã vào tác động Chủ biên Võ Thanh Ân Trang 39 Tổ Tin Học b Mã hoá ưu tiên từ đường sang đường Thiết kế mạch mã hoá ưu tiên từ đường sang đường, ưu tiên cho mã có trị cao vào/ra tác động cao Dưới bảng thật sơ đồ mạch Do ngã A1 A0 không phụ thuộc vào cột 0, nên bảng đồ Karnaugh ta dùng cột 1, 2, (Dĩ nhiên dùng cột 0, 1, 2, kết vậy) Do A0 100 (4), ××1 (1, 3, 5, 7), tương tự cho A1 Ta có bảng thật cho A0 A1 sau: A1 × × × × × 0 × 0 0 1 A0 1 1,2 00 01 11 10 1 1 1 00 01 11 10 1 1 A0 = + A0 = + 1.2 1,2 A0 A1 Hình: Bảng thật, bảng Karnaugh, sơ đồ mạch mạch mã hoá ưu tiên từ đường sang đường c Mã hoá ưu tiên từ đường sang đường IC 74148 IC mã hoá ưu tiên đường sang đường, vào tác động thấp, ngã nối mạch để mở rộng mã hóa với số ngã vào nhiều Dưới bảng thật IC 74148 Trạng thái Ei 0 0 0 0 0 × × × × × × × × × × × × × × × × × × × × × 1 Ngã vào × × 1 × × × × × × × 1 1 1 × × × 1 1 × × 1 1 1 × 1 1 1 1 A2 1 0 0 1 1 A1 1 0 1 0 1 Ngã A0 GS 1 1 0 0 0 0 EO 1 1 1 1 Dưới cách ghép IC mã hoá ưu tiên từ đường sang đường thành 16 đường sang đường Trang 40 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số 15 14 13 12 11 10 Ei Eo A2 A1 A0 G S 7 Ei Eo A2 A1 A0 G S B3 B2 B1 B0 Hình: Cách ghép IC từ đường sang đường thành 16 đường sang đường Hoạt động mạch sau: IC1 có Ei = nên hoạt động trạng thái từ đến nghĩa mã hóa từ đến cho ngã A2A1A0 IC2 có Ei nối với Eo IC1 nên:  Khi ngõ vào IC1 có giá trị từ đến Ei2 = Eo1 = 1, IC2 hoạt động “trạng thái 9” (trong bảng thật IC74148), nghĩa bất chất ngã vào, ngã 1, điều kiện mở cổng AND cho số B2B1B0 Lúc B3 GS2 (B3 = GS2 =1) Ta kết từ đến (tác động trạng thái thấp)  Khi ngõ vào IC1 có giá trị “trạng thái 8” Ei2=Eo1=0, IC2 hoạt động, cổng IC1 = nên mở cổng AND để IC2 hoạt động cho số từ đến 15, chân GS2=B3=0 (tác động trạng thái thấp) d Mạch tạo mã BCD sang số thập phân Mạch gồm 10 ngã vào tượng trưng cho 10 số thập phân ngã bit số BCD Khi ngã vào tác động lên mức cao, ngã cho số BCD tương ứng 0 0 0 0 0 0 0 0 Trạng thái ngã vào 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 Từ bảng thật, ta có phương trình ngã sau: Chủ biên Võ Thanh Ân Trang 41 A3 0 0 0 0 1 Mã số A2 A1 0 0 1 1 1 1 0 0 A0 1 1 Tổ Tin Học A0 = + + + + A2 = + + + A1 = + + + A3 = + e Mạch chuyển mã nhị phân sang Gray Chuyển mã sang mã khác thuộc toán mã hóa Ta thử thiết kế mạch chuyển từ mã nhị phân sang mã Gray số nhị phân bit Trước tiên, ta viết bảng thật mã nhị phân mã Gray tương ứng Các số nhị phân biến, số Gray hàm biến Dùng bảng Karnaugh để tối giản hàm trước thực mạch Mã nhị phân A B C D 0 0 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 1 1 1 → → → → → → → → → → → → → → → → X 0 0 0 0 1 1 1 1 Mã Gray Y Z T 0 0 1 1 1 1 1 1 0 0 1 1 1 0 0 1 0 0 Dùng bảng Karnaugh xác định X, Y, Z, T theo A, B, C, D Quan sát bảng thật ta thấy ngay: X = A Vậy cần lập bảng Karnaugh cho Y, Z, T CD AB 00 01 11 10 00 01 11 CD AB 10 1 1 1 00 01 11 10 Y = AB + A B = A ⊕ B 00 11 10 1 1 01 1 Z = BC + BC = B ⊕ C A 11 10 1 1 Z = CD + C D = C ⊕ D Z D 01 1 1 Y C 00 01 11 10 00 X B CD AB T Trang 42 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số III MẠCH GIẢI MÃ 37.Giải mã n đường sang 2n đường a Giải mã đường sang đường Thiết kế mạch giải mã từ đường sang đường Để đơn giản, ta xét mạch có ngã vào tác động cao Bảng thật sơ đồ mạch: Vào G A1 A0 × × 0 1 1 1 Ra Y0 0 Y1 0 0 Y2 0 Y3 0 0 Y0 = G A1 A0 Y1 = G A1 A0 Y2 = G A1 A0 Y3 = G A1 A0 Y0 A0 A1 Y1 Y2 A0 Y0 A1 Y1 G Y2 Y3 Y3 G Hình: Sơ đồ mạch ký hiệu IC giải mã từ đường sang đường b Giải mã đường sang đường Dùng IC giải mã từ đường sang đường để thực mạch giải mã đường sang đường Y0 A0 A0 Y0 A1 Y1 A1 Y1 Y2 Y2 G Y3 Y3 A0 A1 A2 Y0 Y1 G Y2 Y4 Y5 Y6 Y7 Y Hình: Giải mã từ đường 3sang đường Trên thị trường có bán loại IC sau: 74139 IC chứa mạch giải mã từ đường sang đường, có ngã vào tác động cao, ngã tác động thấp, ngã vào cho phép tác động thấp Chủ biên Võ Thanh Ân Trang 43 Tổ Tin Học 74138 IC giải mã từ đường sang đường có ngã vào tác động cao, ngã tác động thấp, hai ngã E1 E2 tác động thấp, E3 tác động cao 74154 IC giải mã đường sang 16 đường có ngã vào tác đọng cao, ngã tác động thấp, hai ngã vào cho phép E1 E2 tác động thấp c Giải mã BCD sang đoạn Đèn đoạn: Đây loại đèn hiển thị số từ đến 9, đèn gồm đoạn a, b, c, d, e, f, g, bên đoạn led (đèn nhỏ) nhóm led mắc song song Qui ước đoạn qui định hình a b c d e f g a f g b c e d VCC a b c d e f g Khi tổ hợp, đoạn cháy sáng tạo thành số thập phân từ đến Đèn đoạn hiển thị số chữ số ký tự đặc biệt Có loại đèn đoạn: Loại catod chung loại anod chung Mạch giải mã BCD sang đoạn Mạch có ngã vào cho số BCD ngã thích ứng với ngã vào a, b, c, d, e, f, g led đoạn, cho đoạn cháy sáng tạo số thập phân với mã BCD Khi led đoạn thuộc loại catod chung thì mạch giải mã có ngã tác động mức cao (và ngược lại cho anod chung) Bảng thật mạch đoạn, ngã tác động thấp Số TP D 0 0 0 0 1 Ngã vào C B A 0 0 1 0 1 0 1 1 1 0 0 a 0 0 0 b 0 0 1 0 c 0 0 0 0 Ngã d 0 0 0 e 1 1 1 f 1 0 0 g 1 0 0 0 Dùng bảng Karnaugh đơn giản hàm có tổ hợp ta đươc: a = D B (C A + C A) c = DC B A b = C B A + CB A e = A + CB d = DC B A + C B A + CBA f = C B + BA + DC A g = DC B + CBA Từ kết trên, ta vẽ mạch giải mã đoạn dùng cổng logic Trang 44 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số Hai IC thơng dụng dùng giải mã BCD sang đoạn là: CD4511(loại CMOS ngõ tác động cao có cổng đệm) 7447 (loại TTL, ngã tác động thấp, cực thu để hở) Ngồi ra, IC cịn có số ngã vào điều khiển khác như: LT (thử đèn), RBI (vào xóa dợn sóng), RBO (ra xóa dợn sóng), chân RBI RBO kết hợp để thực việc cho phép hiển thị số có nghĩa khơng hiển thị khơng có nghĩa, LE (cho phép chốt) Ghi chú: Sinh viên nên tìm tài liệu nghiên cứu thêm IC 7447 IV MẠCH ĐA HỢP VÀ MẠCH GIẢI ĐA HỢP 38.Khái niệm Trong truyền liệu, để tiết kiệm đường truyền, người ta dùng đường dây để truyền nhiều kênh liệu, phải thực chọn nguồn liệu nguồn khác để truyền Mạch đa hợp hay gọi mạch chọn liệu làm công việc Ở nơi thu, liệu phải phân bố cho đích khác nhau, ta cần mạch phân bố liệu hay mạch giải đa hợp Nguồn1 Đích1 Nguồn2 Đích2 Nguồn3 Đích3 Đích4 Hình: Mơ hình dùng mạch đa hợp, mạch giải đa hợp truyền liệu Nguồn4 39.Mạch đa hợp Còn gọi mạch chọn liệu, gồm 2n ngã vào liệu, n ngã vào địa (hay điều khiển) ngã Khi ngã vào địa tác động, liệu ngã vào tương ứng với địa chọn Mạch đa hợp thiết kế dựa mạch giải mã Dưới đây, mạch đa hợp sang Mạch có ngã vào liệu D0, D1, D2, D3, hai ngã vào địa A, B ngã Y A B D0 D0 D1 Y D2 D3 Hình: Mạch đa hợp → Ngã đa hợp xem hàm biến ngã vào: Y = A B.D0 + AB.D1 + A B.D2 + AB.D3 Chủ biên Võ Thanh Ân Trang 45 D1 D2 D3 A B Y Tổ Tin Học Mạch đa hợp từ → 1, có ngã vào liệu, ngã vào điều khiển, ngã ra, thiết kế sau: A 0 0 1 1 B 0 1 0 1 C 1 1 D0 D1 D2 MUX D3 8→1 D4 D5 D6 Y D0 D1 D2 D3 D4 D5 D6 D7 Y = f(A, B,C) A B Hình: Bảng thật vàC đồ MUX 8→1 sơ 40.Ứng dụng mạch đa hợp a Chọn liệu Đây chức ta xét phần mạch đa hợp Khi ngã vào địa tác động, liệu ngã vào tương ứng với địa chọn, mạch đa hợp đóng vai trò SWITCH ngã vào liệu b Biến chuỗi liệu song song thành nối tiếp Mạch đa hợp kết hợp với mạch đếm biến chuỗi liệu song song ngã vào thành chuỗi liệu nối tiếp ngã D0 D1 D2 MUX D3 8→1 D4 D5 D6 Y = f(A, B,C) OC OB OA CL Mạch đếm CK Hình: Biến chuỗi liệu song song thành nối tiếp c Tạo chuỗi xung tuần hoàn Nếu cho liệu vào tuần hoàn, liệu nối tiếp tuần hoàn, cần đặc trước ngã vào thay đổi theo chu kỳ đó, ta chuỗi xung tuần hoàn ngã d Tạo hàm Một đa hợp 2n → tạo hàm n biến cách cho ngã vào điều khiển cho trị riêng hàm vào ngã vào liệu (đưa xuống mass logic 0, đưa lên nguồn VCC logic chẳn hạn) Trang 46 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số Một đa hợp 2n → kết hợp với cổng NOT tạo hàm (n + 1) biến Nếu kết hợp nhiều đa hợp, người ta thực hàm nhiều biến Ví dụ: Cài đặt hàm sau dùng đa hợp → (Dùng thêm cổng logic cần) F = A B + ABC + BC + AC Giải Đa hợp → thực hàm: Y = AB.D0 + AB.D1 + AB.D2 + AB.D3 Chuẩn hóa hàm F ta đươc: F = CCC + CCC + C B.C C C BC + CCC A B.C AB.C A CC + A CC AB.C A B D0 AB D1 A B D2 AB D3 So sánh Y F ta được: D0 = C ; D1 = C ; D2 = (C + C ) = 1; D3 = C C D0 C D1 + F D2 D3 A B Hình: Mạch đa hợp thực hàm logic Trên thực tế, ta có đủ loại mạch đa hợp từ 2→1 (IC74157), 4→1 (IC74153), 8→1 (IC74151), 16→1 (IC74150),… 41.Mạch giải đa hợp Mạch giải đa hợp thực chất mạch giải mã ngã vào cho phép trở thành ngã vào liệu ngã vào tổ hợp số nhị phân trở thành ngã vào địa Trên thị trường, người ta chế tạo mạch giải mã giải đa hợp chung IC, tuỳ theo điều kiện mà sử dụng Ví dụ: IC 74138 IC giải mã đường sang đường đồng thời mạch giải đa hợp → Khi sử dụng IC 74138 làm mạch giải đa hợp, người ta dùng ngã vào cho phép làm ngã vào liệu ngã vào số nhị phân làm ngã vào địa Hình IC 74138 dùng giải đa hợp cho liệu vào E1 Dữ liệu Địa A B C E1 E2 +5V E3 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Hình: IC giải đa hợp V MẠCH SO SÁNH 42.Mạch so sánh số bit Bảng thật mạch so sánh bit có ngã vào nối mạch G Chủ biên Võ Thanh Ân Trang 47 Tổ Tin Học G 1 1 A × 0 1 b × 1 S (a>b) 0 I (aB b E b1 I a0 b0 a G b AB3 A3B2 × A2B1 A2=B2 A1B0 A0B’ A’B 1 1 0 Ngã AB AB’ A’B AB’ A’B’ IC2 lên mức logic cao nên IC2 cho kết A>B (trạng thái 10) VI MẠCH KIỂM PHÁT CHẴN LẺ 44.Giới thiệu Do yêu cầu kiểm sai truyền liệu, người ta có phương pháp kiểm tra chẳn lẽ Trong phương pháp này, bit liệu, người ta thêm bit kiểm tra cho tổng số bit kể bit kiểm tra số chẳn (kiểm tra chẵn) lẻ (kiểm tra lẻ) 1 0 1 bit chẵn lẻ thêm vào – KT lẻ 1 0 1 bit chẵn lẻ thêm vào – KT chẵn Ở nơi thu, mạch kiểm tra lại số số tất bit để biết dòng liệu hay sai Chủ biên Võ Thanh Ân Trang 49 Tổ Tin Học 45.Mạch phát chẵn lẻ (Parity Generator) Ta xét trường hợp mạch có bit liệu Mạch có ngã vào liệu A, B, C, D ngã vào chọn chẵn lẻ Giai đoạn 1: Thiết kế mạch ghi nhận số số chẵn hay lẻ Giả sử ta muốn có mạch báo kết Y = số số lẻ, Y = số số chẵn Lợi dụng tính chất hàm EX-OR có ngã số số lẻ, với ngã vào, ta dùng cổng EX-OR để thực mạch Y = ( A ⊕ B ) ⊕ (C ⊕ D) A B Y C D Hình: Ngã số số vào lẽ Giai đoạn 2: Thiết kế mạch tạo bit chẵn lẻ P theo điều khiển ngã vào I Giả sử ta muốn có tổng số bit A, B, C, D, P lẻ I = chẵn I = I Số bit ABCD Y P Lẻ 0 Chẵn 1 Lẻ 1 Chẵn 0 Từ bảng ta thấy: P = I ⊕ Y Vậy mạch có dạng: A B C D I Y A B C D P Data bits I P Parity bit Hình: Sơ đồ mạch bit P kiểm tra chẵn lẻ 46.Mạch kiểm chẵn lẻ (Parity Checker) Nếu ta xem mạch phát mạch có ngã vào ngã P quan hệ với số lượng bit ngã vào suy từ bảng thật Số bit ABCDI Lẻ Chẵn P Như ta dùng mạch phát để làm mạch kiểm tra chẵn lẻ Tóm lại, hệ thống gồm mạch phát kiểm tra chẵn lẽ mạch thu kiểm tra chẵn lẻ ta mắc chúng với theo hình A B C D I PHÁT A B C D KIỂM P I P Trang 50 Chủ biên Võ Thanh Ân Giáo trình Kỹ Thuật Số Hình: Sơ đồ phát – thu mạch kiểm tra chẵn lẻ Khi ngã vào I mạch phát đưa xuống mức 0, tin nhận ngã P mạch kiểm xuống mức Trên thị trường có bán IC kiểm phát chẵn lẻ như: 74180 (9bit), 74280 (9 bit), loại CMOS có 40101 (9 bit), 4531 (13 bit) Dưới bảng thật IC 74180 Ngã vào Tổng số bit liệu Chẵn Lẻ Chẵn Lẽ × × Chủ biên Võ Thanh Ân Chẵn Lẻ 1 0 0 1 Trang 51 Ngã Tổng Tổng lẻ chẵn 0 1 0 1 ... nối mạch để mở rộng việc so sánh cho số nhiều bit Bảng thật IC 7485 Trạng thái 10 11 A3,B3 A3>B3 A3B AB’ A’B AB’ A’