Nghiên cứu và thiết kế mạch tự kiểm tra và phân tích lỗi cho bộ nhớ

Nghiên cứu và thiết kế mạch tự kiểm tra và phân tích lỗi cho bộ nhớ Nghiên cứu và thiết kế mạch tự kiểm tra và phân tích lỗi cho bộ nhớ Nghiên cứu và thiết kế mạch tự kiểm tra và phân tích lỗi cho bộ nhớ luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LÊ HẢI ANH LÊ HẢI ANH KỸ THUẬT ĐIỆN TỬ NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TỰ KIỂM TRA VÀ PHÂN TÍCH LỖI CHO BỘ NHỚ LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ 2011B Hà Nội – Năm 2013 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LÊ HẢI ANH NGHIÊN CỨU VÀ THIẾT KẾ MẠCH TỰ KIỂM TRA VÀ PHÂN TÍCH LỖI CHO BỘ NHỚ CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ KỸ THUẬT KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC : TS NGUYỄN VŨ THẮNG Hà Nội – Năm 2013 MỤC LỤC MỤC LỤC I LỜI CAM ĐOAN III DANH MỤC CÁC HÌNH VẼ IV DANH MỤC CÁC BẢNG BIỂU VII DANH MỤC CÁC TỪ VIẾT TẮT VIII PHẦN MỞ ĐẦU Chương Tổng quan kiểm tra nhớ, mơ hình lỗi mạch logic tự kiểm tra nhớ .2 1.1 Giới thiệu 1.2 Bộ nhớ SRAM 1.3 Mô hình lỗi nhớ 1.3.1 Các lỗi ô nhớ Memory Cell 1.3.2 Các lỗi giải mã địa Address Decoder 10 1.3.3 Các lỗi Dynamic 10 1.4 Các thuật toán kiểm tra 11 1.4.1 Các thuật toán truyền thống .11 1.4.2 Các thuật toán March 12 1.5 Các kỹ thuật kiểm tra nhớ 17 1.5.1 Kiểm tra chức 17 1.5.2 Kỹ thuật quét đường biên Boundary Scan 18 1.5.3 Kỹ thuật ghép cách li Multiplexor Isolation 19 1.5.4 Mạch logic tự kiểm tra Build-in self-test 20 I 1.6 Kết luận 21 Chương Triển khai thiết kế 23 2.1 Thiết kế phần cứng mạch BIST .23 2.1.1 Sơ đồ khối tổng quát 23 2.1.2 Tín hiệu vào 26 2.1.3 Các khối 26 2.2 lỗi SRAM Thiết kế phần mềm mơ hình hóa hoạt động mạch BIST mơ hình 61 2.2.1 Các khối mơ hình hóa 62 2.2.2 Input files 63 2.2.3 Output Files .63 Chương Kết mô phỏng, tổng hợp mạch BIST hướng phát triển 65 3.1 Kết mô 65 3.1.1 Kết mô mạch BIST QuestaSim 67 3.1.2 Kết mơ phần mềm mơ hình hóa 68 3.1.3 Đối chiếu kết .69 3.1.4 Code coverage 70 3.2 Kết tổng hợp 71 3.3 Kết luận 72 3.4 Hướng phát triển 73 KẾT LUẬN 75 TÀI LIỆU THAM KHẢO 77 PHỤ LỤC .78 II LỜI CAM ĐOAN Trước hết, xin gửi lời cảm ơn chân thành tới tập thể thầy cô Viện Điện tử viễn thông, trường Đại học Bách Khoa Hà Nội tạo môi trường tốt để học tập nghiên cứu Tôi xin cảm ơn thầy cô Viện Đào tạo sau đại học quan tâm đến khóa học này, tạo điều kiện cho học viên có điều kiện thuận lợi để học tập nghiên cứu Và đặc biệt xin gửi lời cảm ơn sâu sắc đến thầy giáo TS Nguyễn Vũ Thắng, tận tình hướng dẫn sửa chữa cho nội dung luận văn Tôi xin cam đoan nội dung luận văn hồn tồn tơi tìm hiểu, nghiên cứu viết Tất thực cẩn thận, có góp ý sửa chữa giáo viên hướng dẫn Tôi xin chịu trách nhiệm với tất nội dung luận văn Tác giả Lê Hải Anh III DANH MỤC CÁC HÌNH VẼ Hình 1–1 Ứng dụng nhớ nhúng thiết kế SoC Hình 1–2 Dự báo diện tích nhớ nhúng chip SoC Hình 1–3 Một nhớ SRAM Hình 1–4 Sơ đồ khối chức SRAM Micron Hình 1–5 Mơ hình lỗi Hình 1–6 So sánh độ phức tạp tính tốn thời gian kiểm tra 13 Hình 1–7 Khả phát lỗi số thuật toán 16 Hình 1–8 Memory boundary scan .18 Hình 1–9 Multiplexor Isolation 19 Hình 1–10 Build-in self-test 20 Hình 2–1 Thiết kế chip SoC 24 Hình 2–2 Sơ đồ khối mạch BIST .25 Hình 2–3 Sơ đồ khối TIG 27 Hình 2–4 Sơ đồ khối SAG 29 Hình 2–5 Giản đồ thời gian khối SAG 31 Hình 2–6 Giản đồ thời gian SAG chi tiết 31 Hình 2–7 Sơ đồ khối Offset Decoder 32 Hình 2–8 Giản đồ thời gian Offset Decoder 32 Hình 2–9 Sơ đồ khối Step Decoder 32 Hình 2–10 Giản đồ thời gian khối Step Decoder 33 Hình 2–11 Khối SA Step Counter .33 Hình 2–12 Giản đồ thời gian khối SA Step Counter 33 IV Hình 2–13 Sơ đồ khối Full Adder .34 Hình 2–14 Giản đồ thời gian khối Full Adder 34 Hình 2–15 Sơ đồ khối P_ROM 35 Hình 2–16 Giản đồ thời gian khối P_ROM .35 Hình 2–17 Sơ đồ khối S_ROM 35 Hình 2–18 Giản đồ thời gian khối S_ROM 36 Hình 2–19 Sơ đồ khối PAG .37 Hình 2–20 Giản đồ thời gian khối PAG 38 Hình 2–21 Khung liệu chuẩn 39 Hình 2–22 Ví dụ khung liệu cho thuật toán MATS .39 Hình 2–23 Sơ đồ khối Shift Register 39 Hình 2–24 Giản đồ thời gian Shift Register 40 Hình 2–25 Sơ đồ khối Counter16 40 Hình 2–26 Giản đồ thời gian Counter16 40 Hình 2–27 Sơ đồ khối Data Controller 41 Hình 2–28 Giản đồ thời gian Data Controller 41 Hình 2–29 Sơ đồ khối Register File 42 Hình 2–30 Giản đồ thời gian khối Register File 42 Hình 2–31 Sơ đồ khối PAG Step Counter 43 Hình 2–32 Giản đồ thời gian khối PAG Step Counter 43 Hình 2–33 Giản đồ thời gian đọc ghi Dolphin SP SRAM 44 Hình 2–34 Sơ đồ khối Physical Signal Generator .45 Hình 2–35 Thiết kế khối Physical Signal Generator 45 V Hình 2–36 Giản đồ thời gian khối Physical Signal Generator 47 Hình 2–37 Sơ đồ khối Physical Counter 47 Hình 2–38 Thuật tốn khối Physical Counter 48 Hình 2–39 Bảng liệu không đảo chuẩn liệu đảo chuẩn 49 Hình 2–40 Sơ đồ khối Data Background Generator 52 Hình 2–41 Thuật tốn khối Data Background Generator 53 Hình 2–42 Giản đồ thời gian khối Data Background Generator .54 Hình 2–43 Sơ đồ khối Comparator 55 Hình 2–44 Giản đồ thời gian khối Comparator 56 Hình 2–45 Sơ đồ khối FSM BIST .57 Hình 2–46 Các trạng thái FSM BIST 58 Hình 2–47 Giản đồ thời gian khối FSM BIST 61 Hình 2–48 Thiết kế phần mềm mơ hình hóa .62 Hình 3–1 Mơ hình kiểm tra khối .65 Hình 3–2 Mơ hình kiểm tra tồn mạch BIST .66 Hình 3–3 Kịch fsm_bist_tb_failed_ram_fullAgorithm_fullData .67 Hình 3–4 Kịch fsm_bist_tb_failed_ram_fullAgorithm_randomData 67 Hình 3–5 Kịch fsm_bist_tb_failed_ram_MarchC_fullData .68 Hình 3–6 Phần mềm mơ hình hóa .68 Hình 3–7 Mơ hình đối chiếu kết 69 VI DANH MỤC CÁC BẢNG BIỂU Bảng 1–1 Tổng kết mơ hình lỗi 16 Bảng 1–2 Tổng kết 42 thuật toán March 17 Bảng 2–1 I/O mạch BIST 26 Bảng 2–2 I/O khối TIG 27 Bảng 2–3 I/O khối SAG 30 Bảng 2–4 Địa offset S_ROM 36 Bảng 2–5 I/O khối PAG 37 Bảng 2–6 I/O khối Physical Signal Generator 45 Bảng 2–7 I/O khối Physical Counter 48 Bảng 2–8 Dữ liệu không đảo chuẩn 51 Bảng 2–9 Bảng liệu cho độ rộng bus 32 bit 52 Bảng 2–10 I/O khối Data Background Generator .53 Bảng 2–11 I/O khối Comparator .55 Bảng 2–12 I/O khối FSM BIST 57 Bảng 3–1 Các kịch kiểm tra 66 Bảng 3–2 Kết file Log.txt 69 Bảng 3–3 Code coverage kịch 70 Bảng 3–4 Code coverage kịch 71 Bảng 3–5 Kết tổng hợp .71 VII DANH MỤC CÁC TỪ VIẾT TẮT Từ viết tắt Từ tiếng anh ATPG Automatic test pattern generation BF Bridging fault BIST Build-in self-test CF Coupling faults CFid Idempotent coupling fault CFin Inversion coupling fault CFst State coupling fault CUT Circuit under test DFT Design for test DRF Data retention fault FSM Finite State Machine MSCAN Memory Scan NPSF Neighborhood Pattern Sensitive Fault PAG Programable Algorithm Generator PSG Physical Signal Generator RDF Read disturb fault SAF Stuck-at fault SAG Stored Algorithm Generator SDI Scan data in SDO Scan data out SIA Semiconductor Industry Association SOF Stuck-open fault TCK Test clock TDI Test data in TDO Test data out TF Transition fault TMS Test mode select TRST Test reset VIII Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ FSM States 5 100 Transitions 12 75 Các số liệu cho thấy code coverage đạt tỉ lệ thấp Lí kịch kiểm tra sử dụng thuật tốn q trình chạy thời gian mơ ngắn nhiều phần code logic chưa hoạt động bị xem phần thừa Điều chứng tỏ người kĩ sư thiết kế cần phải chuẩn bị kịch kiểm tra thật đầy đủ thời gian mơ lớn đảm bảo 3.1.4.2 Kịch Thuật toán kiểm tra: ngẫu nhiên tất 42 thuật toán Thời gian chạy: 30 ms Bảng 3–4 Code coverage kịch Coverage Active Hits Misses % Covered Statement 177 136 41 76.8 Branch 102 82 20 80.3 Conditions 83.3 Fec Conditions 87.5 Expressions 0 100 Fec Expressions 0 100 FSM States 5 100 Transitions 12 75 Các số liệu cho thấy code coverage đạt tỉ lệ cao Lí kịch kiểm tra sử dụng tất thuật tốn q trình chạy thời gian mơ lâu hầu hết phần code logic có hoạt động Các trạng thái máy trạng thái FSM kiểm tra hết chứng tỏ thiết kế khơng có trạng thái khơng xác định dư thừa Kết luận chung thiết kế mạch BIST tốt tối ưu 3.2 Kết tổng hợp Thiết kế mạch BIST tổng hợp với công cụ Talus từ công ty Magma Đây công cụ tổng hợp mạnh dùng nhiều công ty thiết kế chip SoC Kết tổng hợp bảng sau: Bảng 3–5 Kết tổng hợp Thông số Thư viện Kết 65nm TSMC Low Power 71 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ Số lượng cell Tần số tổng hợp Đường liệu trễ lớn Diện tích BIST Diện tích nhớ SRAM Dolphin dti_sp_tm65gplus_144x26_twt4bw1xoe_m 2923 100 Mhz 2874 ps 13082 um2 8446.5887 um2 Mạch BIST tổng hợp hoạt động tần số cao với quy trình cơng nghệ 65nm Với tần số vậy, mạch BIST hồn tồn chạy với tần số nhớ, hay gọi at-speed-testing Việc kiểm tra nhớ việc hoạt động chế độ bình thường nhớ sử dụng tần số giúp cho mạch BIST phát lỗi tiềm ẩn tần số cao mà kiểm tra tần số thấp, nhớ không gây lỗi At-speed-testing trở thành tiêu chuẩn việc kiểm tra nhớ nhúng giới công nghiệp bán dẫn Kết tổng hợp cho thấy diện tích mạch BIST lớn so với diện tích nhớ (hơn 1,5 lần) Có hai ngun nhân giải thích cho kết Nguyên nhân thứ mạch BIST sử dụng khối ROM lưu trữ thơng tin cho 42 thuật tốn chiếm nhiều diện tích Nguyên nhân thứ hai nhớ SRAM mẫu sử dụng luận văn tương đối nhỏ có 144 hàng 26 cột Một thiết kế BIST đạt tiêu chuẩn diện tích logic BIST chiếm khơng q 5% diện tích nhớ nhúng mà mạch BIST quản lý Như ta kết luận thiết kế BIST luận văn phù hợp sử dụng với nhớ nhúng có kích thước lớn Và đặc điểm quan trọng thiết kế kiểm tra nhiều loại lỗi với nhiều thuật toán khác 3.3 Kết luận Với kết mô tổng hợp trình bày trên, rõ ràng thiết kế mạch tự kiểm tra nhớ BIST luận văn đạt yêu cầu như: hoạt động xác, phát hỗ trợ phân tích lỗi, tổng hợp được, tần số hoạt động cao diện tích sử dụng cho logic BIST khơng q lớn Các tính bật thiết kế mạch tự kiểm tra nhớ BIST sau: 72 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ  Thiết kế có khả tự kiểm tra nhớ nhúng, không cần hỗ trợ từ thiết bị kiểm tra chip SoC phức tạp, dẫn đến trình kiểm tra sản phẩm chip SoC nhanh chóng, đơn giản chi phí thấp  Thiết kế có khả kiểm tra loại nhớ SRAM đồng cổng  42 thuật toán March sử dụng để kiểm tra nhớ, hỗ trợ phát hầu hết loại lỗi mơ hình hóa  Thiết kế hỗ trợ để kiểm tra với thuật toán tùy biến truyền từ phần mềm điều khiển vào Kiến trúc giúp mạch BIST linh hoạt việc kiểm tra, thử nghiệm thuật toán để phát lỗi ngầm chưa mơ hình hóa Các lỗi xuất nhiều tương lai quy trình cơng nghệ tiên tiến 14nm, 20nm, 28nm  Thông tin lỗi phát gửi lên phần mềm điều khiển Từ đây, kĩ sư thiết kế phân tích loại lỗi, nguyên nhân lỗi nhớ nhúng cải tiến thiết kế SRAM  Thiết kế có kiến trúc lưu trữ liệu 42 thuật tốn thơng qua đoạn mã điển hình từ giúp giảm diện tích lưu trữ tốt  Thời gian kiểm tra nhớ giải pháp BIST ngắn so với phương pháp khác Nhờ thời gian để đưa sản phẩm từ sản xuất đưa thị trường rút ngắn nhiều không nhiều thời gian cho việc kiểm tra Chu kỳ phát triển sản phẩm rút ngắn yếu tố quan trọng giúp làm nên thành cơng cho dịng sản phẩm  Tính at-speed-testing mạch BIST xu hướng tiêu chuẩn việc kiểm tra nhớ nhúng SoC 3.4 Hướng phát triển Kiến trúc BIST trình bày luận văn cịn số điểm hạn chế phát triển cơng trình nghiên cứu Một số hướng phát triển gồm có: 73 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ  Hỗ trợ kiểm tra loại nhớ nhúng khác DRAM, flash, SRAM cổng, SRAM không đồng bộ, …  Kiến trúc BIST chia sẻ để kiểm tra lúc nhiều nhớ Kiến trúc làm giảm diện tích BIST nhiều chip SoC có nhiều nhớ nhúng cần kiểm tra  Phát triển tiếp kiến trúc BISD (build-in self-diagnosis) BISR (build-in selfrepair) Với kiến trúc này, mạch logic tự kiểm tra phát lỗi có khả tự phân tích thơng tin lỗi đưa giải pháp sửa chữa nhớ nhúng có hỗ trợ ghi dự phịng sửa chữa  Triển khai kiến trúc BIST chip SoC mẫu 74 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ KẾT LUẬN Ngày nhớ nhúng thành phần quan trọng chip SoC Với mật độ tích hợp lớn, nhớ đồng thời thành phần chịu nhiều tác động phát sinh lỗi Việc kiểm tra nhớ yêu cầu bắt buộc chip SoC Ông Louis Y Ungar, chủ tịch cơng ty Advanced Test Engineering nói “Mục đích BIST tiết kiệm chi phí cách hạn chế, làm giảm thiểu phụ thuộc vào thiết bị kiểm tra ngoại vi Khơng có thế, khả BIST làm giảm cần thiết việc phát triển phần mềm kiểm tra thủ công.” Điều cho thấy giải pháp sử dụng BIST tốt cho việc kiểm tra nhớ nhúng chip SoC giới công nghiệp bán dẫn Trong luận văn này, nghiên cứu đề xuất thiết kế mạch logic tự kiểm tra lỗi cho nhớ có khả phân tích lỗi với trợ giúp phần mềm Thiết kế có nhiều ưu điểm quan trọng kiểm tra với nhiều thuật toán, có khả phát hầu hết lỗi mơ hình hóa, hoạt động tần số chạy nhớ kiểm tra tất nhớ SRAM đồng cổng Một ưu điểm quan trọng thiết kế mạch BIST kiến trúc mở, phát triển tiếp tương lai với nhiều tính Thiết kế chứng minh tính khả thi, hoạt động xác độ tin cậy cao nhờ vào kết mô phỏng, đối chiếu với phần mềm mơ hình hóa, phương pháp kiểm tra độ bao phủ code coverage kết tổng hợp Tuy nhiên với thời gian nghiên cứu ngắn, chưa có kết chạy thực tế phần cứng thực kiến thức thu thập lĩnh vực hạn chế nên luận văn chắn cịn có điểm hạn chế, thiếu sót Trong thời gian tới, tơi tiếp tục phát triển, hồn thiện cơng trình nghiên cứu dựa luận văn Tôi xin chân thành cảm ơn thầy giáo TS Nguyễn Vũ Thắng, người trực tiếp hướng dẫn tạo điều kiện tốt cho thời gian làm luận văn Tôi xin gửi lời cảm ơn đến thầy có nhận xét, góp ý quý báu; 75 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ gia đình, bạn bè người động viên giúp đỡ để tơi hồn thành luận văn 76 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ TÀI LIỆU THAM KHẢO [1] A J van de Goor (Mar 1993), Using March tests to test SRAMs, IEEE Design Test Computers, pp 8-14 [2] Arvind Raghuraman, Walking, marching and galloping patterns for memory tests, Term paper – ELEC 7250 [3] Laung-Terng Wang, Cheng-Wen Wu, Xiaoqing Wen (2006), VLSI Test Principles and Architectures Design for Testability, Morgan Kaufmann Publishers [4] N H Tseng (June 2002), Universal BIST for Heterogeneous Embedded Synchronous Memory cores in SOC, Master thesis Dept of E.E., NCKU, Taiwan [5] P Camurati, P Prinetto, M S Reaorda, S Barbagallo, A Burri, D Medina (1995), Industrial BIST of embedded RAMs, Design and Test of Computers, IEEE, pp.86 [6] Rochit Rajsuman (2000), System-on-a-Chip:Design and Test, Artech House, pp.160 [7] Wei-Lun Wang, Kuen-Jong Lee, and Jhing-Fa Wang (Oct 2001), An On-Chip March Pattern Generator for Testing Embedded Memory Cores, IEEE Transactions on very large scale integration (VLSI) systems, vol 9, no 5, pp 730-735 [8] Wei-Lun Wang, Kuen-Jong Lee, and Jhing-Fa Wang (1999), A Universal March Pattern Generator for Testing Embedded Memory Cores, Proceedings of 12th Annual IEEE ASIC/SOC Conference, pp 228-232 [9] Yi-Wei Chang (June 2004), Design and Automatic Generation for Universal Memory Built-in Self-Test System, Master thesis Dept of E.E., NCKU, Taiwan 77 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ PHỤ LỤC  Danh sách kí hiệu 42 thuật toán March sử dụng thiết kế luận văn MATS {↕(w0);↕(r0,w1);↕(r1)} MATS+ {↕(w0);↑(r0,w1);↓(r1,w0)} MATS++ {↕(w0);↑(r0,w1);↓(r1,w0,r0)} Marching 1/0 {↕(w0);↑(r0,w1,r1);↓(r1,w0,r0);↕(w1);↑(r1,w0,r0);↓(r0,w1,r1)} March X {↕(w0);↑(r0,w1);↓(r1,w0);↕(r0)} March C {↕(w0);↑(r0,w1);↑(r1,w0);↕(r0);↓(r0,w1);↓(r1,w0);↕(r0)} March C{↕(w0);↑(r0,w1);↑(r1,w0);↓(r0,w1);↓(r1,w0);↕(r0)} March A {↕(w0);↑(r0,w1,w0,w1);↑(r1,w0,w1);↓(r1,w0,w1,w0);↓(r0,w1,w0)} March Y {↕(w0);↑(r0,w1,r1);↓(r1,w0,r0);↕(r0)} March B {↕(w0);↑(r0,w1,r1,w0,r0,w1);↑(r1,w0,w1);↓(r1,w0,w1,w0);↓(r0,w1,w0)} MOVI {↓(w0);↑(r0,w1,r1);↑(r1,w0,r0);↓(r0,w1,r1);↓(r1,w0,r0)} March U {↕(w0);↑(r0,w1,r1,w0);↑(r0,w1);↓(r1,w0,r0,w1);↓(r1,w0)} March U_ 78 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ {↕(w0);↑(r0,w1,r1,w0);↑(r0,w1);↓(r1,w0,w1);↓(r1,w0)} 9N {↑(w0);↑(r0,w1);↑(r1,w0);↓(r0,w1);↓(r1,w0)} March LA {↕(w0);↑(r0,w1,w0,w1,r1);↑(r1,w0,w1,w0,r0); ↓(r0,w1,w0,w1,r1);↓(r1,w0,w1,w0,r0);↓(r0)} Marinescu A {↑(w0);↑(r0,w1,w0,w1);↑(r1,w0,w1);↓(r1,w0,w1,w0);↓(r0,w1,w0)} Algorithm B {↑(w0);↑(r0,w1,w0,w1);↑(r1,w0,r0,w1);↓(r1,w0,w1,w0);↓(r0,w1,r1,w0)} SOA-CFst {↑(w0);↑(r0,w1,r1);↑(r1,w0,r0)} SOA-March B-{↑(w0);↑(r0,w1,r1,w0,r0,w1);↑(r1,w0,w1);↑(r1,w0,w1,w0);↑(r0)} SOA-March C_ {↑(w0);↑(r0,w1,w0);↑(r0,w1,r1);↑(r1,w0,w1);↑(r1,w0,r0)} SOA-MATS+ {↑(w0);↑(r0,w1);↑(r1,w0)} March LR {↕(w0);↓(r0,w1);↑(r1,w0,r0,w1);↑(r1,w0);↑(r0,w1,r1,w0);↑(r0)} SOA-March C-{↑(w1);↑(r1,w0,w1);↑(r1,w0);↑(r0,w1,w0);↑(r0)} March G {↕(w0);↑(r0,w1,r1,w0,r0,w1);↑(r1,w0,w1);↓(r1,w0,w1,w0);↓(r0,w1,w0); del;↕(r0,w1,r1);del;↕(r1,w0,r0)} March GS {↕(w0);↑(r0,w1,r1,w0,w1);↑(r1,w0,r0,w1);↓(r1,w0,w1,w0);↓(r0,w1,r1,w0 ) ;del;↑(r0,w1,r1);del;↕(r1,w0,r0)} 79 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ March M {↕(w0);↑(r0,w1,r1,w0);↕(r0);↑(r0,w1);↕(r1);↑(r1,w0,r0,w1);↕(r1);↓(r1,w0 )} March LRD {↕(w0);↓(r0,w1);↑(r1,w0,r0,w1);↑(r1,w0);↑(r0,w1,r1,w0);↑(r0); del;↕(r0,w1);del;↕(r1)} March LRDD {↕(w0);↓(r0,w1);↑(r1,w0,r0,w1);↑(r1,w0);↑(r0,w1,r1,w0);↑(r0); del;↕(r0,w1,r1);del;↕(r1)} March UD {↕(w0);↑(r0,w1,r1,w0);del;↑(r0,w1);del;↓(r1,w0,r0,w1);↓(r1,w0)} March UD_ {↕(w0);↑(r0,w1,r1,w0);del;↑(r0,w1);del;↓(r1,w0,w1);↓(r1,w0)} IFA-9N {↕(w0);↑(r0,w1);↑(r1,w0);↓(r0,w1);↓(r1,w0);del;↕(r0,w1);del;↕(r1)} IFA-13N {↕(w0);↑(r0,w1,r1);↑(r1,w0,r0);↓(r0,w1,r1);↓(r1,w0,r0);del;↕(r0,w1);del; ↕(r1)} 6N {↕(w0);↑(r0,w1);↓(r1,w0,r0)} Algorithm A {↑(w0);↑(r0,w1);↑(r1);↑(r1,w0);↓(r0);↓(r0,w1);↑(r1);↓(r1,w0);↑(r0);↑(r0, w1,w0); ↓(r0);↓(r0,w1,w0);↓(r0);↑(w1);↑(r1,w0,w1);↓(r1);↓(r1,w0,w1);↑(r1)} March B+ {↑(w0);↑(r0,w1,r1,w0,r0,w1);↑(r1,w0,w1);↓(r1,w0,r0,w1,r1,w0);↓(r0,w1, w0)} LA_ 80 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ {↕(w0);↑(r0,w1,w0,w1,r1);↑(r1,w0,w1,w0);↓(r0,w1,w0,w1);↓(r1,w0,w1, w0,r0);↓(r0)} LAD {↕(w0);↑(r0,w1,w0,w1,r1);↑(r1,w0,w1,w0,r0);↓(r0,w1,w0,w1,r1); ↓(r1,w0,w1,w0,r0);del;↓(r0,w1);del;↕(r1)} LADD_ {↕(w0);↑(r0,w1,w0,w1,r1);↑(r1,w0,w1,w0);↓(r0,w1,w0,w1); ↓(r1,w0,w1,w0);↓(r0);del;↕(r0,w1,r1);del;↕(r1)} March G+ {↕(w0);↑(r0,w1,r1,w0,r0,w1);↑(r1,w0,w1);↓(r1,w0,r0,w1,r1,w0);↓(r0,w1, w0); del;↓(r0,w1,r1);del;↑(r1,w0,r0)} March PS {↕(w0);↑(r0,w1,r1,w0,r0,w1);↑(r1,w0,r0,w1,r1);↑(r1,w0,r0,w1,r1,w0);↑(r 0,w1,r1,w0,r0)} Check board {↕(w0);↑(r0,w1,r1,w0,r0,w1);↑(r1,w0,r0,w1,r1,w0)} March FT {↕(w1);↓(r1,w0,r0);↕(r0);↕(w1);↑(r1,w0,r0);↕(r0)}  Bảng địa offset P_ROM tương ứng với 42 thuật toán Index //MATS //MATS+ //MATS++ p_addr 000000000 000000001 000000010 000000011 000000100 000000101 000000110 000000111 000001000 //Marching 1/0 000001001 p_out 0001001 0011010 0100001 0001001 0011010 1100010 0001001 0011010 1100011 Index 127 //March M 128 129 130 131 132 133 134 135 //March LRD 0001001 136 81 p_addr 001111111 010000000 010000001 010000010 010000011 010000100 010000101 010000110 010000111 p_out 0001001 0011100 0011001 0011010 0100001 0100100 0100001 1100010 0001001 010001000 1011010 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ 10 11 12 13 14 15 //March X 16 17 18 000001010 000001011 000001100 000001101 000001110 000001111 000010000 000010001 000010010 0011011 1100011 0010001 0100011 1011011 0001001 0011010 1100010 0011001 19 // March C 20 21 22 23 24 25 26 //March C27 28 29 30 31 32 //March A 33 34 35 000010011 000010100 000010101 000010110 000010111 000011000 000011001 000011010 000011011 000011100 000011101 000011110 000011111 000100000 000100001 000100010 000100011 0001001 0011010 0100010 0011001 1011010 1100010 0011001 0001001 0011010 0100010 1011010 1100010 0011001 0001001 0110100 0101011 1101100 36 37 //March Y 38 39 40 41 //March B 42 43 44 45 46 //MOVI[11] 47 48 49 000100100 000100101 000100110 000100111 000101000 000101001 000101010 000101011 000101100 000101101 000101110 000101111 000110000 000110001 1110011 0001001 0011011 1100011 0011001 0001001 0011110 0101011 1101100 1110011 1001001 0011011 0100011 1011011 137 138 139 140 141 142 143 144 145 //March LRDD 146 147 148 149 150 151 152 153 154 155 //March UD 156 157 158 159 160 161 162 //March UD_ 163 164 165 166 167 168 169 //IFA-9N 170 171 172 173 174 175 176 82 010001001 010001010 010001011 010001100 010001101 010001110 010001111 010010000 010010001 0100100 0100010 0011100 0011001 0000001 0011010 0000001 0100001 0001001 010010010 010010011 010010100 010010101 010010110 010010111 010011000 010011001 010011010 010011011 010011100 010011101 010011110 010011111 010100000 010100001 010100010 1011010 0100100 0100010 0011100 0011001 0000001 0011011 0000001 0100001 0001001 0011100 0000001 0011010 0000001 1100100 1100010 0001001 010100011 010100100 010100101 010100110 010100111 010101000 010101001 010101010 010101011 010101100 010101101 010101110 010101111 010110000 0011100 0000001 0011010 0000001 1101011 1100010 0001001 0011010 0100010 1011010 1100010 0000001 0011010 0000001 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ 50 51 //March U 52 53 54 55 56 //March U_ 57 58 59 60 61 //9N 62 63 000110010 000110011 000110100 000110101 000110110 000110111 000111000 000111001 000111010 000111011 000111100 000111101 000111110 000111111 1100011 0001001 0011100 0011010 1100100 1100010 0001001 0011100 0011010 1101011 1100010 0001001 0011010 0100010 64 65 66 //march LA 67 68 69 70 71 72 //Mariescu A 73 74 75 76 77 //Algorithm B 78 79 80 81 82 //SOA-CFst 83 84 85 //SOAMarch B86 87 88 001000000 001000001 001000010 001000011 001000100 001000101 001000110 001000111 001001000 1011010 1100010 0001001 0110101 0101101 1110101 1101101 1011001 0001001 001001001 001001010 001001011 001001100 001001101 0110100 0101011 1101100 1110011 0001001 001001110 001001111 001010000 001010001 001010010 001010011 001010100 001010101 001010110 001010111 001011000 177 178 //IFA-13N 179 180 181 182 183 184 185 186 187 //6N 188 189 190 //Algorithm A 191 192 193 194 195 196 197 198 199 010110001 010110010 010110011 010110100 010110101 010110110 010110111 010111000 010111001 010111010 010111011 010111100 010111101 010111110 0100001 0001001 0011011 0100011 1011011 1100011 0000001 0011010 0000001 0100001 0001001 0011010 1100011 0001001 010111111 011000000 011000001 011000010 011000011 011000100 011000101 011000110 011000111 0011010 0100001 0100010 1011001 1011010 0100001 1100010 0011001 0110011 200 201 202 203 204 011001000 011001001 011001010 011001011 011001100 1011001 1110011 1011001 0010001 0101011 0110100 0100100 1101100 1011100 0001001 0011011 0100011 0001001 205 206 207 208 //March B+ 209 210 211 212 011001101 011001110 011001111 011010000 011010001 011010010 011010011 011010100 1100001 1101011 0100001 0001001 0011110 0101011 1100110 1110011 0011110 0101011 0101100 213 //LA_ 214 215 011010101 011010110 011010111 0001001 0110101 0101100 83 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ 89 90 //SOAMarch C_ 91 92 93 94 95 /SOAMATS+ 96 97 98 //March LR 99 100 101 102 103 104 SOA-march C_ 105 106 107 108 109 //Mach G 110 111 112 113 114 115 116 117 118 //March GS 119 120 121 122 123 124 125 001011001 001011010 0011001 0001001 216 217 011011000 011011001 1110100 1101101 001011011 001011100 001011101 001011110 001011111 0110011 0011011 0101011 0100011 0001001 218 219 //LAD 220 221 222 011011010 011011011 011011100 011011101 011011110 1011001 0001001 0110101 0101101 1110101 001100000 001100001 001100010 001100011 001100100 001100101 001100110 001100111 001101000 0011010 0100010 0001001 1011010 0100100 0100010 0011100 0011001 0010001 223 224 225 226 227 228 //LADD_ 229 230 231 011011111 011100000 011100001 011100010 011100011 011100100 011100101 011100110 011100111 1101101 0000001 1011010 0000001 0100001 0001001 0110101 0101100 1110100 001101001 001101010 001101011 001101100 001101101 001101110 001101111 001110000 001110001 001110010 001110011 001110100 001110101 001110110 001110111 001111000 001111001 001111010 001111011 001111100 001111101 0101011 0100010 0110011 0011001 0001001 0011110 0101011 1101100 1110011 0000001 0011011 0000001 0100011 0001001 0111101 0100100 1101100 1011100 0000001 0011011 0000001 011101000 011101001 011101010 011101011 011101100 011101101 011101110 011101111 011110000 011110001 011110010 011110011 011110100 011110101 011110110 011110111 011111000 011111001 011111010 011111011 011111100 1101100 1011001 0000001 0011011 0000001 0100001 0001001 0011110 0101011 1100110 1110011 0000001 1011011 0000001 0100011 0001001 0011110 0100101 0100110 0011101 0001001 126 001111110 011111101 011111110 0011110 0100110 232 233 234 235 236 237 238 //March G+ 239 240 241 242 243 244 245 246 247 //March PS 248 249 250 251 252 //Check board 0100011 253 254 84 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ 255 //March FT 256 257 258 259 260 //End 85 011111111 100000000 100000001 100000010 100000011 100000100 0010001 1100011 0011001 0010001 0100011 0011001 ... triển khai thiết kế cho khối giao tiếp 22 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ Chương Triển khai thiết kế 2.1 Thiết kế phần cứng mạch BIST Mạch logic tự kiểm tra lỗi nhớ BIST... Với BIST, yêu Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ cầu cho thiết bị kiểm tra nhớ nhúng DRAM giảm thiểu, thời gian kiểm tra giảm đáng kể toàn quy trình kiểm tra DRAM Tất nhiên,... cập vào nhớ đệm, việc kiểm tra chức cho nhớ đệm đơn giản 17 Nghiên cứu thiết kế mạch tự kiểm tra phân tích lỗi cho nhớ Ưu điểm kỹ thuật gồm có:  Khơng có thêm mạch logic độ trễ việc kiểm tra