Đang tải... (xem toàn văn)
Nhan đề : Thiết kế lõi mềm cho bộ xử lý theo kiến trúc RISC Tác giả : Lưu Thị Thảo Người hướng dẫn: Nguyễn Kim Khánh Từ khoá : Bộ vi xử lý; Kiến trúc RISC Năm xuất bản : 2013 Nhà xuất bản : Trường Đại học Bách khoa Hà Nội Tóm tắt : Giới thiệu về lõi mềm của bộ vi xử lý và định hướng thực hiện của luận văn. Thiết kế CPU 8 Bit dựa trên kiến trúc RISC. Kết quả thực thi. Kết luận.
BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI e f f f LƯU THỊ THẢO LƯU THỊ THẢO CÔNG NGHỆ THÔNG TIN THIẾT KẾ LÕI MỀM CHO BỘ XỬ LÝ THEO KIẾN TRÚC RISC LUẬN VĂN THẠC SĨ CÔNG NGHỆ THÔNG TIN 2010 - 2012 HÀ NỘI – NĂM 2013 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - LƯU THỊ THẢO THIẾT KẾ LÕI MỀM CHO BỘ XỬ LÝ THEO KIẾN TRÚC RISC Chuyên ngành: CÔNG NGHỆ THÔNG TIN LUẬN VĂN THẠC SĨ CÔNG NGHỆ THÔNG TIN NGƯỜI HƯỚNG DẪN KHOA HỌC: TS NGUYỄN KIM KHÁNH HÀ NỘI – NĂM 2013 LỜI CAM ĐOAN Tôi xin cam đoan cơng trình nghiên cứu tơi hướng dẫn TS Nguyễn Kim Khánh Các số liệu, kết nêu luận văn trung thực trích dẫn báo cáo ghi rõ nguồn gốc phần tài liệu tham khảo Nếu có sử dụng bất hợp pháp kết cơng trình nghiên cứu người khác báo cáo tơi xin hồn toàn chịu trách nhiệm Tác giả Lưu Thị Thảo LỜI CẢM ƠN Lời muốn bày tỏ lịng biết ơn sâu sắc kính trọng tới thầy giáo, TS Nguyễn Kim Khánh Trong trình tìm hiểu, nghiên cứu để hồn thành luận văn, tơi gặp khơng khó khăn, lúc vậy, tơi ln nhận động viên, khích lệ thầy Thầy giúp đỡ nhiều trình nghiên cứu, hướng dẫn tận tình cách thức phương pháp nghiên cứu khoa học hỗ trợ tơi việc tìm tài liệu Để có kết luận văn này, xin gửi lời cảm ơn sâu sắc đến Thầy, Cô Viện Công nghệ thông tin Truyền thông, Trường Đại học Bách khoa Hà Nội tạo điều kiện cho học hỏi thơng qua mơn học hồn thành khóa học Cuối tơi xin bày tỏ lịng cảm ơn chân thành đến gia đình, người thân bạn bè đồng nghiệp khích lệ động viên tơi hồn thành luận văn này.! Tác giả MỤC LỤC LỜI CAM ĐOAN LỜI CẢM ƠN MỤC LỤC DANH MỤC THUẬT NGỮ DANH MỤC BẢNG DANH MỤC HÌNH MỞ ĐẦU 10 Lý chọn đề tài 10 Mục đích nghiên cứu 11 Đối tượng – Phạm vi nghiên cứu 11 Bố cục luận văn 11 Phương pháp nghiên cứu 12 CHƯƠNG 1: GIỚI THIỆU VỀ LÕI MỀM CỦA BỘ VI XỬ LÝ VÀ ĐỊNH HƯỚNG THỰC HIỆN CỦA LUẬN VĂN 13 1.1 Nhiệm vụ đề tài 13 1.2 Định hướng giải vấn đề 13 1.3 Cơ sở lý thuyết 14 1.3.1 Khái niệm chung lõi mềm 14 1.3.2 Kiến trúc RISC 14 1.3.3 Sơ đồ khối thiết kế RISC 27 1.4 Nội dung thực công cụ sử dụng 29 1.5 Kết chương 29 CHƯƠNG 2: THIẾT KẾ CPU BIT DỰA TRÊN KIẾN TRÚC RISC 30 2.1 Nhiệm vụ 30 2.2 Tổ chức nhớ CPU 30 2.3 Tập lệnh CPU 31 2.3.1 Thiết kế tập lệnh 31 2.3.2 Định nghĩa tập lệnh 32 2.3.3 Tập lệnh xử lý RISC bit 38 2.4 Chế độ địa lệnh 41 2.4.1 Các lệnh địa đầy đủ 41 2.4.2 Các lệnh địa gián tiếp CPU 42 2.5 Tổng thể thiết kế 42 2.5.1 Mơ hình thiết kế 42 2.5.2 Cách thức hoạt động 44 2.6 Cụ thể thiết kế khối 44 2.6.1 Khối Program Counter (PC) 44 2.6.2 Khối RAM, ROM 46 2.6.3 Tập ghi đa dụng (General Pupose Registers) 47 2.6.4 Thanh ghi cờ trạng thái (State Register) 49 2.6.5 Khối ALU 50 2.6.6 Đơn vị giải mã lệnh 54 2.6.7 Đơn vị điều khiển thực thi 54 2.7 Kết chương 56 CHƯƠNG 3: KẾT QUẢ THỰC THI 57 3.1 Khối Program Counter (PC) 57 3.2 Khối ROM 57 3.3 Khối RAM 58 3.4 Mô tả ghi 58 3.5 Mô tả tập ghi đa dụng (General Pupose Registers) 59 3.6 Mô tả ghi IO 60 3.7 Mô tả ghi cờ trạng thái (State Register) 60 3.8 Mô tả MUX 61 3.9 Khối ALU 62 3.10 Đơn vị điều khiển thực thi 62 3.11 Đơn vị giải mã lệnh 63 3.12 Kết chương 64 CHƯƠNG 4: KẾT LUẬN 65 4.1 Đánh giá kết 65 4.2 Phạm vi ứng dụng 65 4.3 Hướng phát triển đề tài 66 TÀI LIỆU THAM KHẢO 67 DANH MỤC THUẬT NGỮ Viết tắt Tên đầy đủ Chú giải ALU Arithmetic and Logic Unit Đơn vị số học logic CPU Central Processing Unit Bộ xử lý trung tâm CISC Complex Instruction Set Computer Máy tính có tập lệnh lớn phức tạp CU Control Unit Đơn vị điều khiển FPGA Field Programmable Arrays GPR General Purpose Register Thanh ghi đa PC Program Counter Bộ đếm chương trình MCU Microprogrammed Control Unit Đơn vị điều khiển vi chương trình RISC Reduce Instruction Set Computer Máy tính có tập lệnh rút gọn đơn giản Verilog Hardware Description Language Ngôn ngữ mô tả phần cứng VHDL Gate Loại mạch tổ hợp lập trình VXL Vi xử lý DANH MỤC BẢNG Bảng 1.1 Tóm tắt tập lệnh 22 Bảng 1.2 Các lệnh tương đương 24 Bảng 1.3 Tập mã lệnh 24 Bảng 2.1 Bảng xác định điều kiện tràn thực X + Y 34 Bảng 2.2 Bảng xác định điều kiện tràn thực X – Y 35 Bảng 2.3 Tập lệnh xử lý RISC bit 40 Bảng 2.4 Các tín hiệu vào/ra khối Program Count 46 Bảng 2.5 Các tín hiệu vào/ra khối ROM 47 Bảng 2.6 Các tín hiệu vào/ra khối RAM 47 Bảng 2.7 Các tín hiệu vào/ra khối General Purpose Register 48 Bảng 2.8 Các tín hiệu vào/ra khối State Register 50 Bảng 2.9 Nhóm lệnh ALU 51 Bảng 2.10 Tìm nạp tốn hạng 52 Bảng 2.11 Các tín hiệu điều khiển 54 DANH MỤC HÌNH Hình 1.1 Quy trình thiết kế 13 Hình 1.2 Dạng lệnh kiểu định vị ghi 17 Hình 1.3 Dạng lệnh kiểu định vị tức ghi 18 Hình 1.4 Dạng lệnh thâm nhập nhớ số kiến trúc RISC 18 Hình 1.5 Chu kỳ lệnh RISC 25 Hình 1.6 Chu kỳ lệnh MCU không sử dụng Pipeline 25 Hình 1.7 Chu kỳ lệnh sử dụng Pipeline 26 Hình 1.8 Hiện tượng nghẽn đường ống 26 Hình 1.9 Sơ đồ chân RISC 27 Hình 1.10 Kiến trúc RISC 27 Hình 2.1 Giao diện xử lý theo kiến trúc RISC 30 Hình 2.2 Định dạng lệnh cho loại 41 Hình 2.3 Các bước thực thi lệnh 44 Hình 2.4 Sơ đồ khối Program Counter 44 Hình 2.5 Program Counter Symbol 45 Hình 2.6 Program ROM Symbol 46 Hình 2.7 RAM Symbol 46 Hình 2.8 Tập ghi đa dụng 47 Hình 2.9 Sơ đồ khối ghi trạng thái 49 Hình 2.10 State Register Symbol 49 Hình 2.11 ALU Symbol 51 Hình 2.12 Đơn vị tìm nạp toán hạng 52 Đơn vị toán học: Thực phép cộng, trừ tốn hạng, có tín hiệu điều khiển ADD ADD = thực phép cộng, ngược lại thực phép trừ, tín hiệu WCARRY cho phép có sử dụng cờ nhớ vào hay khơng (xem bảng 2.9) Đơn vị logic: Thực thi lệnh logic Trên ORA, ORB AND, OR, EXOR, NOT ORA Được điều khiển tín hiệu LOGICSEL (xem bảng 2.9) Đơn vị dịch: Thực thi lệnh dịch bit tác động lên toán hạng ORA như: dịch trái, xoay, dịch trái số học Được điều khiển tín hiệu LOGICSEL (xem bảng 2.9) Đơn vị định hướng liệu (DIR): Thực việc kết nối liệu vào với bit điều khiển DIR Nếu DIR =’0’ kết ORB, ngược lại kết SWAP ORA Kết thực thi ALU chọn từ kết đơn vị dựa tín hiệu điều khiển ALU_SEL 2.6.5.3 ĐƠN VỊ CẬP NHẬT CỜ TRẠNG THÁI Đơn vị có chức cập nhập cờ trạng thái theo kết lệnh thực ALU gửi giá trị cờ trạng thái tới cho SR Tuy nhiên việc cập nhật cờ phải phụ thuộc vào lệnh thực thi lệnh nên SR cho phép cập nhật cờ tương ứng từ đơn vị giải mã lệnh Các giá trị cập nhật cờ: - Cờ Z lên kết phép tính - Cờ N (Negative) có giá trị trùng với bit MSB kết phép tính - Cờ V cập nhật thực nhóm lệnh số học, xóa gặp lệnh logic, hàm Bool cờ V = N - flag XOR C - flag - Cờ C cập nhật thực nhóm lệnh số học, cờ nhớ lệnh cộng, trừ - Cờ H cập nhật gặp lệnh số học 53 2.6.6 ĐƠN VỊ GIẢI MÃ LỆNH Đơn vị giải mã lệnh hệ tổ hợp có đầu vào mã máy tín hiệu điều khiển, dùng để xác lập chức cụ thể đơn vị đường liệu phù hợp với lệnh thực thi Ứng với giá trị mã máy đầu vào cho tổ hợp tín hiệu điều khiển đầu xác định Bảng 2.11 liệt kê tín hiệu điều khiển đầu Bảng 2.11 Các tín hiệu điều khiển 2.6.7 ĐƠN VỊ ĐIỀU KHIỂN THỰC THI Đơn vị điều khiển RISC thường hệ sử dụng cổng logic D flip-flop thay sử dụng đơn vị điều khiển vi chương trình, chứa ROM, cấu trúc CISC Đối với RISC, lệnh có chiều dài cố định thực thi chu kỳ xung Clock nên đơn vị điều khiển thường thiết kế gồm cổng logic flip-flop để tăng tốc độ thực thi lệnh Trong thiết kế này, đơn vị điều khiển thực thi hệ đồng dạng More Nhận đầu vào tín hiệu INS_ TYPE, kiểu lệnh, đưa từ đơn vị giải mã lệnh, cho biết lệnh thực thi lệnh để tạo tổ hợp tín hiệu đầu theo trình tự thực lệnh Đầu đơn vị điều khiển thực thi tín hiệu điều khiển việc đồng đơn vị đường liệu như: clkpp, clkpc, clklatch, clkInstr, clkWr Minh họa sơ đồ trạng thái đơn vị điều khiển thực thi hình 2.13 - Tín hiệu clkpp thực đồng việc PUSH, POP vùng Stack 54 - Tín hiệu clkpc thực đồng việc đếm nạp giá trị PC - Tín hiệu clkinstr thực đồng việc chốt giải mã lệnh - Tín hiệu clklatch thực đồng việc chốt kết thực thi lệnh - Tín hiệu clkwr thực đồng việc ghi kết thực thi Hình 2.13 Sơ đồ trạng thái đơn vị điều khiển thực thi Một chu kỳ lệnh chia thành pha nhỏ, đơn vị điều khiển thực thi gồm trạng thái, trạng thái có tổ hợp đầu xác định Do trình xử lý theo đường ống nên tìm nạp lệnh thực thi lệnh diễn song song trạng thái thực trình độc lập - S0 trạng thái reset - S1 trạng thái nạp giải mã lệnh - S2 trạng thái tìm nạp lệnh - S3 trạng thái rãnh - S4 trạng thái chốt kết tìm nạp lệnh 55 - S5 trạng thái ghi kết - S6 trạng thái ghi kết tìm nạp lệnh - S7 trạng thái cất lấy địa quay - S8 trạng thái tìm nạp lệnh rẽ nhánh 2.7 KẾT CHƯƠNG Dựa theo kiến thức tìm hiểu có qua q trình học tập, phần thiết kế, luận văn đạt kết sau: Thiết kế tập lệnh CPU nói chung, tập lệnh xử lý RISC bit nói riêng; Từ mơ hình tổng thể kiến trúc RISC, thiết kế chi tiết khối giao tiếp cách thức hoạt động 56 CHƯƠNG 3: KẾT QUẢ THỰC THI 3.1 KHỐI PC (Program Counter) Hình 3.1 Kết thực thi khối PC Hình 3.1 mơ tín hiệu ngõ vào ngõ khối PC Các tín hiệu ngõ vào SPC, PUSH, POP, LD_C, CLR, CLK, CLKPP, OFFSET, tín hiệu ngõ PCV, mơ tả độ sâu Stack (STK0 STK3), tín hiệu PC0, PC1 để giá trị PC (PC0 = 0, PC1 = PC - 1) PCV = PC0 SPC cho phép chọn giá trị nạp cho PC SPC = ‘0’ PC nạp giá trị PC – + Offset, ngược lại PC nạp giá trị đỉnh Stack (STK3) LD_C điều khiển giá trị PC LD_C = ‘0’ PC nạp giá trị từ MUX, ngược lại PC đếm lên CLK đồng cho PC Khi có tín hiệu tích cực sườn âm CLK giá trị PC thay đổi Khi Reset CLR xóa khối Stack PC Tín hiệu CLKPP dùng để đồng việc PUSH, POP Stack 3.2 KHỐI ROM Hình 3.2 Kết thực thi khối ROM 57 Hình 3.2 mơ tín hiệu ngõ vào ngõ ROM Tín hiệu ngõ vào PC, tín hiệu ngõ Instruction Tín hiệu vào bit địa lấy từ PC, tín hiệu liệu 16 bit ROM chứa 1024 byte lệnh 3.3 KHỐI RAM Hình 3.3 Kết thực thi khối RAM Hình 3.3 mơ tín hiệu ngõ vào ngõ RAM Tín hiệu ngõ vào CLKW, WR_RAM, ADDR, DATAWR, tín hiệu C Tín hiệu CLKW, WR_RAM điều khiển đồng liệu vào DATAWR tín hiệu liệu cần ghi vào RAM (C = DATAWR) RAM cần bit địa nội dung ghi Z 3.4 MƠ TẢ THANH GHI Hình 3.4 Kết thực thi mơ tả ghi Hình 3.4 mơ tín hiệu ngõ vào ngõ để mơ tả ghi Tín hiệu vào CLR, CLK, DI, tín hiệu DO Khi CLR = ‘0’ DATA = ‘,00000000’, CLK kích hoạt CLK = ‘0’ DATA = DI Sau 0ns DO = DATA, kết thời gian trễ 6.4ns ~ ns 58 3.5 TẬP THANH GHI ĐA DỤNG (General Pupose Registers) Hình 3.5 Kết thực thi mơ tả ghi đa dụng Hình 3.5 mơ tín hiệu ngõ vào ngõ để mô tả ghi đa dụng Tín hiệu vào WRE, INC_ZP, DEC_ZP, CLRN, CLKW, DATA, ADDA, ADDB, ADDW, tín hiệu RA, RB, ZP Để lưu liệu tính tốn vào ghi đa dụng, liệu cần ghi đưa vào đường DATA địa ghi đích bit đưa vào AddW ZP định địa ô nhớ RAM lệnh truy xuất ô nhớ gián tiếp qua ghi (INC_ZP = ‘0’ ZP = ZP + 1; DEC_ZP = ‘0’ ZP = ZP - 1) Khi CLRN =’0’ xóa tồn tập ghi Reset 59 3.6 THANH GHI IO Hình 3.6 Kết thực thi mơ tả ghi IO Hình 3.6 mơ tín hiệu ngõ vào ngõ để mơ tả ghi IO Tín hiệu vào CLRN, CLK_WR, DATA, IO_SEL, tín hiệu A = REGA, B = REGB, C = REGC IO_SEL lựa chọn tín hiệu (IO_SEL =”00” : A; “01” : B; “10” : C); CLRN = ‘0’ REGA = REGB = REGC = X”00” Khi CLK_W kích hoạt CLK_W = ‘0’ IO_SEL lựa chọn tín hiệu (“00”, REGA = DATA; “01”, REGB = DATA; “10”, REGC = DATA) 3.7 THANH GHI CỜ TRẠNG THÁI (State Register) Hình 3.7 Kết thực thi mô tả ghi cờ trạng thái Hình 3.7 mơ tín hiệu ngõ vào ngõ để mô tả ghi cờ trạng thái Tín hiệu vào LD_M, CLK, FR_ALU, M_SR, DATA_BUS, SEL_BIT, tín hiệu CB, SR_OUT 60 CB tín hiệu làm điều kiện cho lệnh rẽ nhánh đơn vị điều khiển SR_OUT = SR Giá trị Sel_bit vị trí cờ chọn Khi CLK kích hoạt CLK =’0’, LD_M = ‘1’ SR = DATA_BUS, ngược lại ghi trạng thái cập nhạt cờ từ tín hiệu ALU gửi xuống M_SR đưa tới từ đơn vị giải mã lệnh, cho phép cập nhật cờ trạng thái M_SR = ‘0’ SR = FR_ALU (trạng thái cờ lệnh thực thi mà ALU đưa tới) 3.8 MƠ TẢ BỘ MUX Hình 3.8 Kết thực thi MUX Hình 3.8 mơ tín hiệu ngõ vào ngõ MUX Tín hiệu vào IN0, IN1, IN2, IN3, IN4, IN5, IN6, IN7, SEL, tín hiệu OUTPUT SEL cho phép lựa chọn tín hiệu tương ứng với tín hiệu vào OUTPUT IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7 SEL 000 001 010 011 100 101 110 Còn lại 61 3.9 KHỐI ALU Hình 3.9 Kết thực thi khối ALU Hình 3.9 mơ tín hiệu ngõ vào ngõ khối ALU Tín hiệu vào WCARRY, C_FLAG, ADD, RA, RB, IMM_VALUE, DATA_BUS, ASEL, BSEL, ALU_SEL, DIRSEL, LOGICSEL, RIGHTSEL, tín hiệu RESULT, TOSR ALU_SEL cho phép lựa chọn kết ALU 3.10 ĐƠN VỊ ĐIỀU KHIỂN THỰC THI Hình 3.10 Kết thực thi đơn vị điều khiển thực thi 62 3.11 ĐƠN VỊ GIẢI MÃ LỆNH Hình 3.11a Kết thực thi tín hiệu điều khiển giải mã ALU Hình 3.11b Kết thực thi tín hiệu điều khiển giải mã ghi đa dụng 63 Hình 3.11c Kết thực thi tín hiệu điều khiển giải mã State Register 3.12 KẾT CHƯƠNG Trong chương này, luận văn sử dụng ngôn ngữ VHDL mô tả thành phần xử lý RISC bit, mô môi trường Max + Plus II hãng Altera [3, 10] 64 CHƯƠNG 4: KẾT LUẬN 4.1 ĐÁNH GIÁ KẾT QUẢ Kết đạt Qua thời gian thực đề tài “Thiết kế lõi mềm cho xử lý theo kiến trúc RISC”, luận văn đạt số kết định: - Phần tổng quan, luận văn trình bày đầy đủ lý thuyết thiết kế lõi mềm, mô hình tổng thể chi tiết kiến trúc RISC, chức cách thức hoạt động khối kiến trúc RISC - Phần thiết kế, luận văn thiết kế tập lệnh cho xử lý RISC bit, thiết kế chi tiết khối giao tiếp cách thức hoạt động - Phần kết thực thi khối chức năng, luận văn sử dụng ngôn ngữ VHDL mô thực môi trường Max + Plus II hãng Altera Tồn Song song với kết đạt được, hạn chế thời gian kiến thức người thực hiện, luận văn số điểm tồn sau: - Thiết kế thực chức vi xử lý như: thực phép toán cộng, trừ, logic, dịch, di chuyển liệu, rẽ nhánh khơng điều kiện có điều kiện, gọi hàm, lệnh tác động lên bit - Chưa cài đặt, thực thi kit thực 4.2 PHẠM VI ỨNG DỤNG Thiết kế sử dụng để phục vụ cho nhu cầu nghiên cứu lĩnh vực chuyên sâu thiết bị phần cứng sau 65 4.3 HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI Để đề tài hoàn thiện đạt hiệu cao hơn, luận văn định hướng phát triển đề tài sau: - Tiếp tục hoàn thành khối vi xử lý với xử lý ngoại lệ điều khiển thực thi lệnh theo chế Pipeline - Tối ưu mã VHDL để cài đặt thử nghiệm kit thực tế 66 TÀI LIỆU THAM KHẢO Tiếng Việt [1] Nguyễn Khánh Hồng, Nguyễn Trọng Tuấn, Tạp chí khoa học công nghệ (2003), Thiết kế vi xử lý RISC 32 bit, thực FPGA, Đại học Đà Nẵng Tiếng Anh [2] Behrooz Parhami (2005), Computer Architecture: From Microprocessors to Supercomputers [3] Charles H Roth, Jr (1997), Digital Systems Design Using VHDL, the University of Texas at Austin [4] David J Lilja and Sachin S Sapatnekar (2005), Designing Digital Computer Systems with Verilog, Cambridge University [5] Enoch O Hwang (2005), Digital Logic and Microprocessor Design With VHDL, La Sierra University, Riverside [6] Katevenis, M.G.H (1985), Reduced Instruction Set Computer Architectures for VLSI, Cambridge, Mass: MIT Press [7] Zainalabedin Navabi (1997), VHDL: Analysis and Modeling of Digital Systems [8] Yah Zi He, Building a RISC system in an FPGA [9] William Stallings (2009), Computer Organization and Architecture, Designing for Performance Website [10] http://www.altera.com [11] http://www.opencores.org [12] http://www.Atmel.com 67 ... kiến trúc RISC: Tìm hiểu kiến trúc RISC tập lệnh Thiết kế tập lệnh ngôn ngữ VHDL: Sử dụng ngôn ngữ VHDL để thiết kế lõi mềm cho xử lý dựa vào kiến thức tìm hiểu kiến trúc RISC Dựa vào thiết kế, ... sau: - Tổng quan lõi mềm, kiến trúc RISC bao gồm: Khái niệm lõi mềm, lịch sử kiến trúc RISC, đặc tính RISC, - Thiết kế tập lệnh xử lý RISC bit ngôn ngữ VHDL - Mô đánh giá kết phần mềm Max + Plus... 12 CHƯƠNG 1: GIỚI THIỆU VỀ LÕI MỀM CỦA BỘ VI XỬ LÝ VÀ ĐỊNH HƯỚNG THỰC HIỆN CỦA LUẬN VĂN 1.1 NHIỆM VỤ CỦA ĐỀ TÀI Tên đề tài: Thiết kế lõi mềm cho xử lý theo kiến trúc RISC Đề tài bao gồm nội dung