Xây dựng phần mềm vô tuyến và DSP trong thông tin vô tuyến

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA HỊI PHẠM THỊ XUÂN PHƯƠNG XÂY DỰNG PHẦN MỀM VÔ TUYẾN VÀ DSP TRONG THÔNG TIN VÔ TUYẾN (SOFTWARE DEFINED RADIO AND DSP IN WIRELESS COMMUNICATION) Chuyên ngành: Mã số ngành: KỸ THUẬT VÔ TUYẾN ĐIỆN TỬ 2.07.01 LUẬN VĂN THẠC SĨ Thành phố Hồ Chí Minh, tháng 7/2005 Trước tiên, xin chân thành cảm ơn Thầy hướng dẫn - PGS.TS LÊ TIẾN THƯỜNG tận tình hướng dẫn, động viên, giúp đỡ, hỗ trợ sở vật chất, tài liệu thiết bị suốt trình thực luận văn Sự động viên hỗ trợ kịp thời thầy giúp vượt qua khó khăn lúc thực đề tài Tôi xin chân thành cảm ơn thầy cô Khoa Điện – Điện Tử thầy cô thỉnh giảng truyền thụ kiến thức quý giá trình học tập nghiên cứu trường Con xin cảm ơn ba, mẹ, anh chị em gia đình tạo điều kiện động viên lúc khó khăn thực luận văn Xin chân thành cảm ơn bạn bè giúp đỡ góp ý trình thực luận văn Do thời gian kiến thức có hạn nên việc thực đề tài tránh khỏi thiếu sót Tôi mong góp ý thầy cô bạn bè để đề tài hoàn chỉnh Tp Hồ Chí Minh, ngày tháng năm 2005 Học viên thực hiện, Phạm Thị Xuân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG ABSTRACT Signal processing systems for communications will have to operate in rapidly changing environments To suitably adapt to the varying requirements, it’s necessary to develop control strategies targeted at selecting and tuning the signal processing algorithms Software radio (SR) or Software defined radio (SDR) is a new technology where signal processing software running over general-purpose hardware platforms performs the radio functions Lots of expectations have been put on SR Nevertheless, SR is a still developing technology whose capabilities and implications have not been deeply studied Over the past few years, the software radio has emerged from research as a commercially viable and flexible digital communication system Advances in digital technology are quickly making the software radio becoming an attractive strategy for low-cost, multiimensional transceivers A needed function in tomorrow’s transceivers is the ability to change, or adapt to new services and standards, to the rapidly changing channels (fading channels) encountered in wireless communication systems but require lower times and costs for the development and manufacturing of new products This thesis focuses on the design and implementation of such a system, a flexible software controlled radio, using Very High-Speed Description Language (VHDL) based approach with Field Programmable Gate Array (FPGA) implementation and Digital Signal Processing (DSP) algorithms This thesis is devided in five main part: Chapter 1: Introduction This chapter is an simple introduction to the motivation of this thesis, definitions of SR and SDR, and thesis’ meaning Chapter 2: Background Chapter is an introduction to the concepts of SDR, RF system design, digital conversions (analog-to-digital and digital-to-analog conversion), digital frequency up and down converters, and software standards Chapter 3: Wireless communication This chapter is an introduction to current mobile systems, GSM and W-CDMA Chapter 4: Implementation and Results This chapter presents function diagrams of SDR, the methods of MATLAB simulations, hardware implementations, and DSP algorithms and archived results Chapter 5: Conclusions and Future work Conclusions are presented Future work is also presented in this chapter Key words: software radio, software defined radio, VHDL, FPGA, DSP, … i KS Phaïm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG TÓM TẮT Các hệ thống xử lý tín hiệu cho hệ thống thông tin phải hoạt động môi trường thay đổi nhanh chóng Để thích ứng với yêu cầu thay đổi đó, cần phải phát triển phương pháp điều khiển, vốn thường tập trung vào việc lựa chọn hiệu chỉnh giải thuật xử lý tín hiệu Software radio (SR) hay Software defined radio (SDR) kỹ thuật thực chức trạm vô tuyến, với phần mềm xử lý tín hiệu chạy phần cứng đa dụng SDR kỳ vọng nhiều Tuy nhiên, SDR kỹ thuật phát triển mà khả ảnh hưởng chưa nghiên cứu sâu Trong vài năm qua, SDR lên hệ thống thông tin số linh động phát triển thương mại Các ưu điểm công nghệ số làm cho SDR nhanh chóng trở thành chiến lược đầy hứa hẹn để chế tạo máy thu phát có giá thành thấp, đa kích cỡ Một chức cần thiết cho máy thu phát tương lai khả thay đổi hay thích ứng với chuẩn dịch vụ mới, khả chuyển kênh nhanh chóng (khi kênh dùng bị nhiễu), thường thực hệ thống thông tin vô tuyến, cần thời gian giá thành thấp để phát triển chế tạo sản phẩm Luận văn tập trung vào việc thiết kế thực thi hệ thống vậy, máy vô tuyến linh hoạt điều khiển phần mềm, sử dụng phương pháp thiết kế dùng ngôn ngữ mô tả phần cứng VHDL với việc cài đặt FPGA giải thuật DSP Luận văn chia làm chương: Chương 1: Giới thiệu Giới thiệu sơ lược đề tài, trình bày định nghóa SR SDR, ý nghóa đề tài Chương 2: Lý thuyết Trình bày số nội dung lý thuyết liên quan đến đề tài: Các khái niệm SDR, thiết kế hệ thống RF, chuyển đổi số (từ tương tự-sang-số từ số-sangtương tự), đổi tần lên, đổi tần xuống, chuẩn phần mềm Chương 3: Các hệ thống thông tin vô tuyến Giới thiệu hai mạng thông tin di động ứng dụng rộng rãi GSM W-CDMA Chương 4: Thực kết Trình bày khối chức thực luận văn, phương pháp thực mô phỏng, cài đặt phần cứng giải thuật, kết đạt trình thực đề tài Chương 5: Kết luận hướng phát triển Nêu kết luận đề tài, đồng thời đưa hướng phát triển tương lai ii KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG MỤC LỤC CHƯƠNG GIỚI THIỆU 1.1 Đặt vấn đề 1.2 Các định nghóa 1.3 Tổng quan tình hình nghiên cứu liên quan đến đề tài 1.4 Nội dung phạm vi nghiên cứu 1.5 Ý nghóa đề tài CHƯƠNG LÝ THUYẾT CƠ BẢN 2.1 Cơ Software defined radio 2.1.1 Máy thu phát truyền thống 2.1.2 Software defined radio 2.1.3 Số hóa 10 2.1.4 Bộ xử lý tín hiệu 12 2.1.5 Kiến trúc Software defined radio 13 2.2 Chuyển đổi tương tự-sang-số số-sang-tương tự (Analog-to-Digital and Digitalto-Analog Conversion) 14 2.2.1 Cơ chuyển đổi số 14 2.2.2 Các kỹ thuật chuyển đổi từ tương tự sang số 17 2.2.3 Các kỹ thuật chuyển đổi từ số sang tương tự 19 2.3 Bộ đổi tần lên đổi tần xuống (Digital Frequency Up Down Converters) 22 2.3.1 Giới thiệu 22 2.3.2 Cơ đổi tần 22 2.3.3 Chuyển đổi tốc độ lấy mẫu xử lý đa tốc độ 26 2.3.4 Thực lọc số 34 2.4 Các thành phần phần cứng xử lý tín hiệu số 38 2.4.1 Giới thiệu 38 2.4.2 DSP 38 2.4.3 Công nghệ FPGA 42 2.4.4 Lựa chọn công nghệ cài đặt – Được Mất 47 2.4 Các chuẩn phần mềm cho SDR 50 CHƯƠNG CÁC HỆ THỐNG THÔNG TIN VÔ TUYẾN 3.1 Giới thiệu 51 51 iii KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG 3.2 Hệ thống GSM 1800 51 3.2.1 Sự cung cấp dịch vụ cho người dùng toàn cảnh mạng 51 3.2.2 Kiến trúc GSM 1800 52 3.2.3 Cấu trúc trạm di động MS 52 3.2.4 Hệ thống trạm BSS 54 3.2.5 Kiến trúc trung tâm chuyển mạch di động MSC 55 3.3 Hệ thống UMTS/W-CDMA 56 3.3.1 Toàn cảnh dịch vụ mạng 56 3.3.2 Kiến trúc UMTS/W-CDMA 57 3.3.3 Các đặc tính Lớp 58 3.3.4 Các đặc tính Lớp 64 3.3.5 Lớp 3, liên kết vô tuyến kiến trúc Core Network 66 CHƯƠNG THỰC HIỆN VÀ KẾT QUẢ 4.1 Phương pháp thực 67 67 4.1.1 Mô Matlab 68 4.1.2 Cài đặt FPGA 68 4.1.3 Cài đặt DSP 69 4.1.4 Tìm hiểu thiết kế phần mềm giao tiếp 69 4.2 Mô Matlab 69 4.2.1 Bộ đổi tần xuống (DDC) 69 4.2.2 Bộ đổi tần lên (DUC) 74 4.2.3 Xử lý băng gốc 77 4.3 Cài đặt FPGA - Spartan Starter Kit 4.3.1 Bộ đổi tần xuống (DDC) 82 82 4.3.2 Bộ đổi tần lên (DUC) 101 4.4 Cài đặt DSP TMS320C6711 110 4.4.1 Mã hoá chập/giải mã Viterbi 110 4.4.2 Xử lý băng gốc hệ thống CDMA IS-95 112 CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 114 Tài liệu tham khảo 116 iv KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG CÁC HÌNH VẼ HÌNH 1.3.1 Kiến trúc DDC (Digital Down Converter) core hãng Xilinx HÌNH 1.3.2 SpetruCell Framework HÌNH 1.3.3 MacroSpec platform HÌNH 1.3.4 SDR base station Testbed HÌNH 2.1.1 Sơ đồ đơn giản cho phần cứng máy thu vô tuyến truyền thống HÌNH 2.1.2 Sơ đồ khối cấu trúc máy thu phát vô tuyến truyền thống HÌNH 2.1.3 Sơ đồ đơn giản SDR HÌNH 2.1.4 SDR lý tưởng với phần cứng phần mềm phân làm hai lớp HÌNH 2.1.5 Máy thu truyền thống máy thu SDR với việc số hóa thực RF 10 HÌNH 2.1.6 Máy thu truyền thống máy thu SDR với việc số hóa thực IF 11 HÌNH 2.1.7 Máy thu truyền thống máy thu SDR với việc số hóa thực BB 12 HÌNH 2.1.8 Cấu trúc Software defined radio 13 HÌNH 2.2.1 Lấy mẫu tần số Nyquist 14 HÌNH 2.2.2 Sơ đồ khối chuyển đổi A/D 17 Hình 2.2.3 Sơ đồ khối ADC xấp xỉ liên tiếp 18 Hình 2.2.4 Sơ đồ khối ADC chuyển đổi song song 18 HÌNH 2.2.5 Sơ đồ khối đơn giản DAC 19 HÌNH 2.2.6 Sóng sine lấy mẫu dither 20 HÌNH 2.2.7 Sóng sine lấy mẫu có dither 20 HÌNH 2.2.8 Mạch cộng dither 21 HÌNH 2.2.9 Sử dụng trừ số để loại tín hiệu dither 21 HÌNH 2.2.10 Phổ sóng sine loại bỏ dither 21 HÌNH 2.3.1 Sơ đồ khối đổi tần xuống (DDC) 22 HÌNH 2.3.2 Sơ đồ khối đổi tần lên (DUC) 23 HÌNH 2.3.3 Giản đồ NCO/DDS 23 HÌNH 2.3.4 Bộ tích phân 26 HÌNH 2.3.5 Bộ lọc comb 26 HÌNH 2.3.6 Bộ lọc CIC giảm mẫu tầng 26 HÌNH 2.3.7 Bộ lọc CIC tăng mẫu tầng 26 HÌNH 2.3.8 Hàm lấy mẫu rời rạc 27 HÌNH 2.3.9 Bộ lấy mẫu xuống 29 v KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG HÌNH 2.3.10 Lấy mẫu xuống M lần (M = 4) 30 HÌNH 2.3.11 Mật độ phổ tín hiệu trước sau lấy mẫu xuống (M = 4) 30 HÌNH 2.3.12 Bộ giảm mẫu (decimator) 31 HÌNH 2.3.13 Bộ lấy mẫu lên 32 HÌNH 2.3.14 Lấy mẫu lên L lần (L = 4) 32 HÌNH 2.3.15 Mật độ phổ tín hiệu trước sau lấy mẫu lên (L = 4) 33 HÌNH 2.3.16 Bộ tăng mẫu (interpolator) 33 HÌNH 2.3.17 Cấu trúc lọc polyphase dạng I 34 HÌNH 2.3.18 Cấu trúc lọc polyphase dạng II 35 HÌNH 2.3.19 Cấu trúc lọc FIR dạng trực tiếp bậc k - 35 HÌNH 2.3.20 Bộ lọc FIR thay đổi tốc độ lấy mẫu dạng trực tiếp 35 HÌNH 2.3.21 Thực lọc FIR thay đổi tốc độ lấy mẫu dạng trực tiếp 36 HÌNH 2.3.22 Cấu trúc lọc FIR dạng chuyển vị bậc k-1 36 HÌNH 2.3.23 Bộ lọc FIR thay đổi tốc độ lấy mẫu dạng chuyển vị 36 HÌNH 2.3.24 Thực Bộ lọc FIR thay đổi tốc độ lấy mẫu dạng chuyển vị 37 HÌNH 2.4.1 Các hãng sản xuất DSP hàng đầu giới năm 2000 39 HÌNH 2.4.2 Sơ đồ khối cấu trúc ADSP-TS101S 40 HÌNH 2.4.3 Sơ đồ khối số họ DSP TMS320 41 HÌNH 2.4.4 Cấu trúc tiêu biểu FPGA 43 HÌNH 2.4.5 Các hãng sản xuất FPGA hàng đầu giới năm 2000 44 HÌNH 2.4.6 Cấu trúc APEX CLB QuickDSP CLB 45 HÌNH 2.4.7 Cấu trúc Xilinx Virtex 45 HÌNH 2.4.8 Cấu trúc Xilinx Spartan3 46 HÌNH 2.4.9 Dòng thiết kế phương pháp cài đặt phần cứng khác 47 HÌNH 2.5.1 Quan hệ thành phần SCA 50 HÌNH 3.2.1 Core Network cho dịch vụ 2G, 2.5G 3G 51 HÌNH 3.2.2 Cấu trúc mạng GSM 52 HÌNH 3.2.3 Cấu trúc GSM – MS 52 HÌNH 3.2.4 Các giao thức MS 54 HÌNH 3.2.5 Ánh xạ kênh truyên vật lý – logic mạng GSM 54 HÌNH 3.2.6 Cấu trúc GSM – BS 54 HÌNH 3.2.7 Giao thức BSS 55 HÌNH 3.2.8 Cấu trúc GSM – NSS 55 HÌNH 3.2.9 Giao thức MSC 56 vi KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG HÌNH 3.3.1 Quá trình phát triển từ mạng 2G đến 3G 57 HÌNH 3.3.2 Kiến trúc giao thức giao diện vô tuyến Uu 58 HÌNH 3.3.3 Trải phổ cho DPDCH DPCCH đường lên 60 HÌNH 3.3.4 Trải phổ cho PRACH & PCPCH đường lên 60 HÌNH 3.3.5 Điều chế đường lên 61 HÌNH 3.3.6 Trải phổ điều chế đường xuống 61 HÌNH 3.3.7 Kết hợp kênh đường xuống 61 HÌNH 3.3.8 Điều chế đường xuống 62 HÌNH 3.3.9 Cấu trúc ghép kênh truyền tải cho đường lên/đường xuống mã hoá kênh 63 HÌNH 4.1.1 Máy thu SDR với việc số hóa thực IF 67 HÌNH 4.1.2 Quy trình thực máy thu phát 67 HÌNH 4.1.3 Lưu đồ xử lý thiết kế VHDL cài đặt FPGA 68 HÌNH 4.1.4 Lưu đồ xử lý thiết kế cài đặt DSP 69 HÌNH 4.2.1 Mô toàn khối DDC 70 HÌNH 4.2.2 Mô NCO 70 HÌNH 4.2.3 Mô lọc CIC giảm mẫu 70 HÌNH 4.2.4 Cấu trúc khối tích phân khối comb 71 HÌNH 4.2.5 Mô lọc FIR dạng polyphase 72 HÌNH 4.2.6 Phổ tín hiệu kênh I 72 HÌNH 4.2.7 Tín hiệu kênh I 73 HÌNH 4.2.8 Kết sử dụng công cụ FDA để thiết kế lọc FIR 73 HÌNH 4.2.9 Mô toàn khối DUC 74 HÌNH 4.2.10 Mô lọc CIC tăng mẫu 74 HÌNH 4.2.11 Đáp ứng tần số số lọc CIC tăng mẫu 75 HÌNH 4.2.12 Phổ tín hiệu đổi tần lên 76 HÌNH 4.2.13 Tín hiệu đổi tần lên 76 HÌNH 4.2.14 Phổ tín hiệu đổi tần lên 77 HÌNH 4.2.15 Phổ tần hệ thống W-CDMA/UTRA 78 HÌNH 4.2.16 Sơ đồ khối khối xử lý băng gốc máy phát hỗ trợ chuẩn 3GPP 79 HÌNH 4.2.17 Mô việc mã hoá chuỗi bit vào 80 HÌNH 4.2.18 Mô việc tạo khung truyền tải đường lên W-CDMA 81 HÌNH 4.3.1 Cấu trúc DDC cài đặt FPGA 82 HÌNH 4.3.2 Ví dụ dạng sóng sine số 82 HÌNH 4.3.3 Sự chồng lấp phổ ảnh (alias) 83 vii KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG HÌNH 4.3.4 Giải thuật thực NCO 84 HÌNH 4.3.5 Cấu trúc NCO cài đặt phần cứng FPGA 84 HÌNH 4.3.6 Kết mô NCO với N M 85 HÌNH 4.3.7 Kết mô NCO với N khác M 87 HÌNH 4.3.8 Sơ đồ mức đỉnh NCO 88 HÌNH 4.3.9 Sơ đồ RTL NCO 89 HÌNH 4.3.10 Cấu trúc lọc CIC giảm mẫu cài đặt phần cứng FPGA 90 HÌNH 4.3.11 Đáp ứng biên tần đáp ứng pha lọc CIC giảm mẫu 92 HÌNH 4.3.12 Giản đồ xung lọc CIC giảm mẫu với liệu vào sóng sine 92 HÌNH 4.3.13 So sánh kết từ Matlab Vhdl lọc CIC giảm mẫu 93 HÌNH 4.3.14 Sơ đồ mức đỉnh lọc CIC giảm mẫu 94 HÌNH 4.3.15 Sơ đồ RTL lọc CIC giảm mẫu 94 HÌNH 4.3.16 Giản đồ xung DDC khối lọc FIR 96 HÌNH 4.3.17 Phổ dạng sóng tín hiệu DDC khối lọc FIR 96 HÌNH 4.3.18 Sơ đồ mức đỉnh DDC khối lọc FIR 97 HÌNH 4.3.19 Sơ đồ RTL DDC khối lọc FIR 98 HÌNH 4.3.20 Phổ dạng sóng tín hiệu DDC có khối lọc CFIR 100 HÌNH 4.3.21 Sơ đồ khối cấu trúc DUC cài đặt FPGA 101 HÌNH 4.3.22 Cấu trúc lọc CIC tăng mẫu cài đặt phần cứng FPGA 102 HÌNH 4.3.23 Giản đồ xung tín hiệu từ lọc CIC tăng mẫu 102 HÌNH 4.3.24 Phổ dạng sóng tín hiệu từ lọc CIC tăng mẫu 102 HÌNH 4.3.25 Sơ đồ mức đỉnh lọc CIC tăng mẫu 103 HÌNH 4.3.26 Sơ đồ RTL lọc CIC tăng mẫu 105 HÌNH 4.3.27 Giản đồ xung tín hiệu đổi tần lên tiền lọc 106 HÌNH 4.3.28 Kết mô đổi tần lên tiền lọc 107 HÌNH 4.3.29 Sơ đồ mức đỉnh sơ đồ RTL đổi tần lên DUC 109 HÌNH 4.4.1 Sơ đồ khối hệ thống 110 HÌNH 4.4.2 Sơ đồ mã 111 HÌNH 4.4.3 Graph trạng thái mã 111 HÌNH 4.4.4 Giải thuật thực 111 HÌNH 4.4.5 Kết mô mã hoá chập / Giải mã Viterbi 112 HÌNH 4.4.6 Sơ đồ khối hệ thống CDMA IS-95 cài đặt DSP 112 HÌNH 4.4.7 Kết cài đặt hệ thống DSP 113 viii KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG Nhận xét Kết mô chức cho thấy lọc CIC tăng mẫu thực chức yêu cầu tăng tốc độ lấy mẫu 10 lần Phổ tần tín hiệu lọc dạng đáp ứng lọc CIC tăng mẫu Dạng tín hiệu trước sau tăng mẫu hoàn toàn nhau, nhiên tín hiệu ngõ bị trễ mẫu so với tín hiệu vào Kết tổng hợp cài đặt FPGA ================================================================= * Final Report * ================================================================= Final Results RTL Top Level Output File Name : cic_inter.ngr Top Level Output File Name : cic_inter Output Format : NGC Optimization Goal : Speed Keep Hierarchy : NO Design Statistics # IOs : 41 Macro Statistics : # Registers # 1-bit register # Multiplexers # 1-bit 4-to-1 multiplexer # 32-bit 4-to-1 multiplexer # Adders/Subtractors # 32-bit subtractor # Comparators # 32-bit comparator greater # 32-bit comparator lessequal # Xors # 1-bit xor3 : : : : : : : : : : : : 47 47 64 63 2 1 60 60 ================================================================= Device utilization summary: Selected Device : 3s200ft256-5 Number Number Number Number Number of of of of of Slices: Slice Flip Flops: input LUTs: bonded IOBs: GCLKs: 104 39 149 41 out out out out out of of of of of 1920 3840 3840 173 5% 1% 3% 23% 12% Sơ đồ mức đỉnh lọc CIC: HÌNH 4.3.25 Sơ đồ mức đỉnh lọc CIC tăng mẫu Chương THỰC HIỆN & KẾT QUẢ 103 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG Sơ đồ RTL lọc CIC: (a) Một phần sơ đồ RTL lọc CIC tăng mẫu Chương THỰC HIỆN & KẾT QUẢ 104 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG (b) Một phần sơ đồ công nghệ lọc CIC tăng mẫu HÌNH 4.3.26 Sơ đồ RTL lọc CIC tăng mẫu Nhận xét Bộ lọc CIC cài đặt FPGA thực chức yêu cầu, giới hạn tài nguyên cho phép 4.3.2.3 Bộ dao động số điều khiển được/tổng hợp tần số (NCO/DDS) Bộ NCO/DDS dao động số điều khiển được, tạo sóng sine/cosin có tần số định Chức năng, cấu trúc trình bày phần DDC 4.3.2.4 Bộ đổi tần lên (DUC) Thực liên kết khối theo sơ đồ khối 4.3.20, đó, lọc bù định dạng xung tuỳ định, tức có không Chương THỰC HIỆN & KẾT QUẢ 105 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG Tín hiệu vào hai kênh din_i din_q với tín hiệu báo hiệu có liệu vào nd_i nd_q Tín hiệu ngõ lọc CIC hai kênh cic_out_i cic_out_q Các tín hiệu làm tròn cách lấy số bit có ý nghóa, bit MSB, tín hiệu sau làm tròn bit hai kênh mixer_cic_i mixer_cic_q Tín hiệu ngõ dao động nội NCO ampi ampq Tín hiệu ngõ trộn tần hai kênh mixer _out_i mixer _out_q Kết ngõ trộn tần dout Kết mô chức định Model Sim 5.6 Sau kết mô chức Model Sim 5.6 đổi tần lên chưa có lọc bù định dạng xung phía trước: HÌNH 4.3.27 Giản đồ xung tín hiệu đổi tần lên tiền lọc Chương THỰC HIỆN & KẾT QUẢ 106 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG (a) Tín hiệu phổ kênh I (b) Tín hiệu phổ kênh Q HÌNH 4.3.28 Kết mô đổi tần lên tiền lọc Nhận xét Các thông số DUC: NCO tạo dao động nội với phase_inc = 16, có tần số 3,125MHz Các lọc CIC có tầng, độ trễ vi phân 1, tỉ lệ tăng mẫu Kết cho thấy kết ngõ phù hợp với yêu cầu Ngõ trộn bị trễ nửa chu kỳ xung clock ngõ DUC trễ chu kỳ xung clock Kết tổng hợp cài đặt FPGA ================================================================= * Final Report * ================================================================= Final Results RTL Top Level Output File Name : duc.ngr Top Level Output File Name : duc Output Format : NGC Optimization Goal : Speed Keep Hierarchy : NO Design Statistics # IOs : 139 Macro Statistics : # ROMs # 256x15-bit ROM # Registers : : : 100 Chương THỰC HIỆN & KẾT QUẢ 107 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến # # # # # # # # # # # # # # # # # # # # # THD: PGS.TS LÊ TIẾN THƯỜNG 1-bit register : 95 16-bit register : 8-bit register : Shift Registers : 16 3-bit shift register : 16 Multiplexers : 224 1-bit 4-to-1 multiplexer : 202 1-bit 8-to-1 multiplexer : 15 32-bit 4-to-1 multiplexer : Adders/Subtractors : 47 32-bit adder : 43 32-bit subtractor : Multipliers : 16x16-bit registered multiplier: Comparators : 16-bit comparator not equal : 32-bit comparator greater : 32-bit comparator less : 32-bit comparator lessequal : Xors : 120 1-bit xor3 : 120 Cell Usage : # BELS : 879 # GND : # INV : 12 # LUT1_L : 18 # LUT2 : 54 # LUT2_L : 52 # LUT3 : 23 # LUT3_D : # LUT3_L : 132 # LUT4 : 79 # LUT4_D : 12 # LUT4_L : 123 # MUXCY : 38 # MUXF5 : 175 # MUXF6 : 65 # MUXF7 : 34 # MUXF8 : 14 # VCC : # XORCY : 38 # FlipFlops/Latches : 148 # FD : # FDC : # FDCE : 80 # FDE : 56 # FDP : # LD : # Shifters : 16 # SRL16E : 16 # Clock Buffers : # BUFG : # BUFGP : # IO Buffers : 104 # IBUF : # OBUF : 96 # MULTs : # MULT18X18S : ================================================================= Device utilization summary: Chương THỰC HIỆN & KẾT QUẢ 108 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG Selected Device : 3s200ft256-5 Number of Slices: 343 out of 1920 17% Number of Slice Flip Flops: 148 out of 3840 3% Number of input LUTs: 517 out of 3840 13% Number of bonded IOBs: 139 out of 173 80% Number of MULT18X18s: out of 12 16% Number of GCLKs: out of 25% ================================================================= Sơ đồ mức đỉnh sơ đồ RTL đổi tần lên DUC: (a) Sơ đồ mức đỉnh (b) Sơ đồ RTL HÌNH 4.3.29 Sơ đồ mức đỉnh sơ đồ RTL đổi tần lên DUC Chương THỰC HIỆN & KẾT QUẢ 109 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG 4.4 CÀI ĐẶT TRÊN DSP TMS320C6711 Đối với việc xử lý băng gốc DSP, có nhiều điểm cần xem xét, là: công suất xử lý công suất tiêu thụ phần cứng DSP (chủ yếu thiết bị đầu cuối) Công suất xử lý phải phù hợp phép việc thực thi theo thời gian thực Điều đòi hỏi khả xử lý song song nhiều DSP SDR phải tương thích với nhiều chuẩn vô tuyến khác Các giải thuật xử lý phức tạp “multi-user dectection” cho hệ thống CDMA “beam-forming” cho hệ thống anten tương thích yêu cầu công suất xử lý tăng lên nhiều lần Do đó, DSP đa dụng thích hợp với việc mã hoá nguồn, mã hoá kênh, mật mã điều chế Việc cài đặt giải thuật xử lý băng gốc DSP nghiên cứu thực tương đối nhiều, giải thuật xử lý nghiên cứu chuẩn hoá nên phần xử lý tín hiệu cài đặt DSP luận văn nhằm minh hoạ cho lý thuyết SDR trình bày phần trước Vấn đề lý thuyết hệ thống xử lý băng gốc không trình bày đây, giải thuật xử lý thừa hưởng từ nghiên cứu trước Trong phạm vi luận văn này, số khối sơ đồ khối hệ thống thu phát cài đặt DSP, là: • Khối mã hoá/giải mã sửa lỗi FEC (mã hoá chập – giải mã Viterbi) • Khối xử lý băng gốc hệ thống CDMA IS-95 4.4.1 Mã hoá chập/giải mã Viterbi Phương pháp mã hoá/giải mã sửa lỗi FEC sử dụng mã hoá chập – giải mã Viterbi, phù hợp cho ứng dụng yêu cầu chất lượng BER không cao (khoảng 10-3) Lý thuyết phương pháp mã hoá/giải mã FEC trình bày nhiều tài liệu chuyên ngành [RW01, LTT02], nên phần trình bày vắn tắt mã chập – giải mã Viterbi, phương pháp thực DSP kết đạt Sơ đồ khối hệ thống cài đặt DSP: Chuỗi bit vào Giải mã Viterbi Mã hoá chập Chuỗi bit HÌNH 4.4.1 Sơ đồ khối hệ thống Mã hoá chập: sử dụng mã (3,2,1) ngõ vào, khối trễ ngõ ra, tỉ lệ 1/3 Sơ đồ mã: Chương THỰC HIỆN & KẾT QUẢ 110 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG Ngõ Ngõ vào z-1 Ngõ z-1 Ngõ HÌNH 4.4.2 Sơ đồ mã Sơ đồ trạng thái mã: Giải thuật thực hiện: Đọc chuỗi bit vào Data in Cộng thêm bit đuôi 0/000 s0 Mã hoá chập 1/111 s1 Encoded data 1/100 s2 0/101 1/010 Cộng nhiễu 0/110 Noised data Giải mã Viterbi s3 Data out 1/001 HÌNH 4.4.3 Graph trạng thái mã HÌNH 4.4.4 Giải thuật thực Giải mã: tuân theo giải thuật Viterbi Kết thực DSP: Chương THỰC HIỆN & KẾT QUẢ 111 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG HÌNH 4.4.5 Kết mô mã hoá chập / Giải mã Viterbi Nhận xét: chuỗi bit đem mã hoá chuỗi bit thu sau giải mã hoàn toàn Giải thuật cài đặt thực chức yêu cầu 4.4.2 Xử lý băng gốc hệ thống CDMA IS-95 Sơ đồ khối hệ thống cài đặt DSP: Máy phát: Mã giả ngẫu nhiên PN cho kênh I BB Dữ liệu vào Xen khối Điều chế trực giao 64-ary Mặt nạ cho user i Tạo mã Walsh -90o Sóng mang Trễ ½ chip ~ Dữ liệu CDMA BB Mã giả ngẫu nhiên PN cho kênh Q Máy thu: Dữ liệu CDMA Giải điều chế trải phổ giả ngẫu nhiên OPQSK Giải trộn tần Giải điều chế trực giao 64-ary Giải xen khối Dữ liệu HÌNH 4.4.6 Sơ đồ khối hệ thống CDMA IS-95 cài đặt DSP Kết thực thi trình bày hình 4.4.7 Trên đồ thị hiển thi giá trị chuỗi bit máy phát thu tương ứng Chương THỰC HIỆN & KẾT QUẢ 112 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG Data1: chuỗi bit vào hệ thống chuỗi bit thu sau giải xen khối Data 2: chuỗi bit xen khối chuỗi bit vào giải xen khối Data 3: chuỗi bit điều chế trực giao chuỗi bit vào trước giải điều chế trực giao Data 4: chuỗi bit trộn tần chuỗi bit vào giải trộn tần HÌNH 4.4.7 Kết cài đặt hệ thống DSP Nhận xét: Dạng tín hiệu thu khối có chức tương ứng máy phát máy thu Dữ liệu phát thu đồng dạng Chương THỰC HIỆN & KẾT QUẢ 113 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN Đề tài thực yêu cầu ban đầu • Bộ dao động nội điều chỉnh NCO Tạo dạng sóng sine/cosin yêu cầu thiết kế với hệ số SFDR tính toán Có thể thay đổi giá trị độ phân giải tần số ngõ mà không cần phải thay đổi cấu hình cài đặt, cần thay đổi thông số generic giá trị ngõ vào phase_inc để hiệu chỉnh hoàn toàn phần mềm • Bộ lọc CIC tăng/giảm mẫu Thực tỉ lệ tăng/giảm mẫu yêu cầu Có thể thay đổi cấu hình lọc (số tầng I/C, hệ số trễ vi phân tầng lọc comb, tỉ lệ thay đổi tốc độ lấy mẫu, số bit liệu vào ra) mà không cần phải thiết kế lại phần cứng, cần hiệu chỉnh thông số khai báo chung • Bộ đổi tần lên/xuống DUC/DDC Thực chức yêu cầu thiết kế tỉ lệ giảm mẫu phổ tần tín hiệu Có thể thay đổi cấu hình cài đặt hoàn toàn cách hiệu chỉnh thông số khai báo chung, thực phần mềm Việc thiết kế mức sâu nhằm tối ưu tài nguyên hệ thống thời gian thực thi cần thực thêm • Các giải thuật cài đặt DSP có kết tốt Các kết thu đề tài áp dụng cho hệ thống di động 3G Bộ đổi tần lên/xuống áp dụng cho ứng dụng đơn sóng mang đa sóng mang Các đổi tần lên/xuống tích hợp hệ thống nhiều ứng dụng khác thu/phát số, modem, điều chế giải điều chế BPSK, QPSK, QAM, hệ thống thông tin trải phổ Trong trình thiết kế, xây dựng cài đặt hệ thống FPGA, có số khó khăn định Thứ việc tìm hiểu ngôn ngữ VHDL phần mềm IDE Xilinx, thứ hai phần cứng cài đặt Spartan Starter Kit, thời gian thực đề tài Bộ đổi tần lên/xuống thực mức mô hành vi, với mức độ tổng quát lớn, có khả cập nhật, điều chỉnh mở rộng cấu hình phần cứng mà cần thay đổi thông số tổng quát (generic), thông số thay đổi thông qua giao diện tương tác phần mềm Tuy nhiên việc thiết kế mức sâu nhằm tối ưu tài nguyên hệ thống thời gian thực thi chưa thực tốt Đây phần cần hoàn thiện phát triển đề tài Chương KẾT LUẬN & PHÁT TRIỂN 114 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG Việc tìm hiểu nghiên cứu ứng dụng FPGA lónh vực thông tin vô tuyến nhiều Không có đổi tần lên/xuống mà ta cài đặt hầu hết ứng dụng, khối xử lý băng gốc FPGA, vấn đề giá thành Với phát triển công nghệ giá thành thấp, vấn đề chắn giải tương lai gần Cùng với phát triển ngày cao công nghệ FPGA, việc cài đặt SDR có cấu hình động, tức định lại cấu hình thực thi thời gian thực hướng nghiên cứu phát triển đầy triển vọng Phần xử lý băng gốc DSP đưa số khối xử lý bản, công việc xây dựng phát triển nhiều, phát triển chương trình giải thuật xử lý cho khối xử lý băng gốc nhiều chuẩn truyền thông vô tuyến khác dịch vụ nhiều mạng khác Tuy nhiên tính linh động khả cập nhật nhanh phần mềm DSP, việc cập nhật, nâng cấp thay đổi chuẩn dịch vụ thực theo khối hoàn toàn viết phần mềm Một số hướng phát triển việc xử lý băng gốc là: định dạng búp sóng (beam forming) hệ thống anten thông minh, tối ưu hiệu suất công suất DSP hệ thốâng vô tuyến di động, công suất yếu tố quan trọng, điều chế, mã hoá kênh thích nghi, ứng dụng bảo mật mạng… Trong phạm vi đề tài, việc thực giao diện phần mềm để quản lý, cập nhật hay định cấu hình hệ thống chưa thực thi Việc tạo phần mềm giao tiếp hoàn chỉnh phần cần tiếp tục nghiên cứu phát triển nhằm làm cho hệ thống trở nên hoàn chỉnh mang tính thực tiễn Chương KẾT LUẬN & PHÁT TRIỂN 115 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG TÀI LIỆU THAM KHẢO [Art02] María Fuencisla Merino Artalejo, Market Impact of Software Radio: Benefits and Barriers, Massachusetts Institute of Technology, 2002 [BG01] C Bonnet, L Gauthier, P.A Humblet, R Knopp, A Menouni-Hayar, Y Moret, A Nordio, D Nussbaum, M Wetterwald, An All-IP Software Radio Architecture under RTLinux, Annales des Telecommunications, paper, 2001 [Bur03] Paul Burns, Software Defined Radio for 3G, Artech House, Inc., 2003, ISBN 158053-347-7 [Caf00] CAST Consortium, Configurable radio with Advanced Software Technology, WP1.2 Architectural Functions, Sep 30, 2000 [Fli94] Norbert J Fliege Multirate Digital Signal Processing: Multirate Systems, Filter Banks,Wavelets John Wiley & Sons, 1994 ISBN: 0-471-93976-5 [Hen01] T Hentschel, Multirate System for Sample Rate Conversion in Software Radio Terminal, PhD Thesis, Dresden University of Technology, 2001 [Hos03] Rodger H Hosking, Digital Receiver Handbook: Basics of Software Radio, Fourth Edition, Pentek, Inc., 2003 [Int98] Intersil, Corp., HSP50306 Digital QPSK Demodulator, http://www.intersil.com/data/FN/FN4/FN4162/FN4162.pdf, 1998 [Kra01] Rob Kraft, An SDR Platform for Satellite Earth Stations, Spectrum Signal Processing, Inc., white paper, 2001 [LBR02] Keld Lange, Gero Blanke, Rasekh Rifaat, A Software Solution for Chip Rate Processing in CDMA Wireless Infrastructure, IEEE Communications Magazine February 2002 [LTT02] Leâ Tiến Thường, Xử lý số tín hiệu wavelet - Tập 1, NXB ĐHQuốc Gia, 2002 [Mey98] Heinrich Meyr, Digital Communication Receivers, John Wiley and Son, 1998 [Mit00] Mitola J., Software Radio Architecture Evolution: Foundations, Technology Tradeoffs, and Architecture Implications., IEICE Trans Communications., Vol E83-B, No.6, pp 1165-1172, June 2000 [Mit99] Mitola J., Maguire G., Cognitive Radio: Making Software Radios More Personal, IEEE Personal Communications, pp 13-18 August 1999 [NQT02] Nguyễn Quốc Tuấn, VHDL để thiết kế vi mạch, Trường ĐHBK TP.HCM, Khoa Công nghệ thông tin, 2002 [Pen4272] Pentek, Inc., Model 4272 - Multiband Digital Receiver, http://www.pentek.com/products/ ACF405.pdf [Pra96] Prasad R., CDMA for Wireless Personal Communications, Artech House, Publishers, 1996 [Rob01] Pablo Robelly, Design of Digital Filter for Channelization in SoftwareProgrammable Mobile Receivers, Desden University of Technology, 2001 Taøi liệu tham khảo 116 KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: PGS.TS LÊ TIẾN THƯỜNG [RW01] Ulrich L Rohde, Jerry Whitaker, Communications Receivers: DSP, Software Radio and Design, Mc Graw-Hill, 2001 [SDR01] Base Station Working Group, An Adaptive Hardware Platform for SDR, Software Defined Radio Forum Contribution, 2001 [SDR4G] Xilinx Inc., Software Defined Radio& 4G Development, white paper [Ska96] Kevin Skahill, VHDL for Programmable Logic, Addision-Wesley Publishing Company, 1996 [SHA] Steve Swanchara, Scott Harper, and Peter Athanas, A Stream-Based Configurable Computing Radio Testbed, Virginia Tech [Tut98] Tuttlebee W., Software Radio - Impacts and Implications, IEEE Proceedings, 5th International Symposium, PP 541-545, 1998 [Zha03] Zhongping Zhang, Franz Heiser, Jürgen Lerzer and Helmut Leuschner, Advanced baseband technology in third-generation radio base stations, Ericsson Review No 1, 2003 [3G201] 3G TS 25.201 Physical Layer General Description v3.1.0 [3G401] 3G TS 25.401 UTRAN Overall Description v3.3.0 [3G301] 3G TS 25.301 Radio Interface Protocol Architecture v3.4.0 [3G211] 3G TS 25.211 Physical Channels and Mapping of Transport Channels onto Physical Channels v3.2.0 [3G213] 3G TS 25.213 Spreading and Modulation v3.2.0 [3G214] 3G TS 25.214 Physical Layer procedures v 3.2.0 [3G321] 3G TS 25.321 MAC Protocol Specification v3.3.0 [3G322] 3G TS 25.322 RLC Protocol Specification v3.2.0 [3G324] 3G TS 25.324 Radio Interface for Broadcast/Multicast Services v3.1.0 [3G323] 3G TS 25.323 Packet Data Convergence Protocol (PDCP) Specification v3.1.0 [3G110] 3G TS 23.110 UMTS Access Stratum: Services and Functions v3.4.0 [3G304] 3G TS 25.304 UE procedures in Idle mode and procedures for cell reselection in connected [XiWeb] http://www.xilinx.com [TiWeb] http://www.ti.com [CoreG] Xilinx Inc., Core Generator http://www.xilinx.com/ipcenter/coregen/updates.htm [DAFir ] Xilinx Inc., Distributed Arithmetic FIR Filter Datasheet, http://www.xilinx.com/ipcenter/catalog/logicore/docs/da_fir.pdf [ddc02] Xilinx Inc., Digital Down Converter Datasheet, March 14, 2002 V1.0 http://www.xilinx.com/ipcenter/catalog/logicore/docs/ddc.pdf [MAC05 ] Xilinx Inc., MAC FIR Filter Datasheet, April 28, 2005 http://www.xilinx.com/ipcenter/catalog/logicore/docs/da_fir.pdf Taøi liệu tham khảo 117 KS Phạm Thị Xuâân Phương ... hướng phần mềm khắc phục nhược điểm máy thu phát truyền thống Phần mềm, thành phần phần cứng thực việc lấy thông tin Chương CƠ SỞ LÝ THUYẾT KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến. .. chẳng hạn máy vô tuyến xe Do chức vô tuyến cho việc lấy thông tin thực phần mềm nên máy vô tuyến sử dụng mô hình số hóa băng gốc thường không xem SDR Việc số hóa băng gốc thêm vào phần cứng chuyên... trúc số mạng thông tin vô tuyến nhằm nhận biết vị trí cấu hình phù hợp để cài đặt hệ thống SDR; chuẩn phần mềm cho SDR Chương GIỚI THIỆU KS Phạm Thị Xuâân Phương SDR DSP thông tin vô tuyến THD: