Nghiên cứu mã hóa MD5 và thực thi trực tuyến trên FPGA

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA - BÙI QUỐC BẢO NGHIÊN CỨU MÃ HOÁ MD5 VÀ THỰC THI TRỰC TUYẾN TRÊN FPGA CHUYÊN NGÀNH MÃ SỐ NGÀNH : KỸ THUẬT VÔ TUYẾN ĐIỆN TỬ : 2.07.01 LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, THÁNG 07 NĂM 2005 CÔNG TRÌNH ĐƯC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH Cán hướng dẫn khoa học: TS Th.S Nguyễn Như Anh Tống Văn On Cán chấm nhận xét 1: Cán chấm nhận xét 2: Luận văn thạc só bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày tháng năm 2005 ĐẠI HỌC QUỐC GIA TP HCM CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC BÁCH KHOA Độc Lập – Tự Do – Hạnh Phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Bùi Quốc Bảo Phái: Nam Ngày, tháng, năm sinh: 10/02/1981 Nơi sinh: Quảng Ngãi Chuyên ngành: Kỹ thuật Vô tuyến- Điện tử MSHV: 01403305 I TÊN ĐỀ TÀI: Nghiên cứu mã hoá MD5 thực thi trực tuyến FPGA II − − − NHIỆM VỤ VÀ NỘI DUNG: Nghiên cứu lý thuyết giải thuật MD5, với chuẩn HMAC-MD5 Nghiên cứu ngôn ngữ mô tả phần cứng VHDL Nghiên cứu thiết kế vi mạch tính MD5, cài đặt FPGA III NGÀY GIAO NHIỆM VỤ: IV NGÀY HOÀN THÀNH NHIỆM VỤ: V HỌ VÀ TÊN CÁN BỘ HƯỚNG DẪN: CÁN BỘ HƯỚNG DẪN 17/01/2005 30/06/2005 TS NGUYỄN NHƯ ANH Th.S TỐNG VĂN ON CHỦ NHIỆM NGÀNH - - BỘ MÔN QUẢN LÝ NGÀNH Nội dung đề cương luận văn thạc só Hội Đồng Chuyên Ngành thông qua Ngày tháng năm 2005 PHÒNG ĐÀO TẠO SĐH KHOA QUẢN LÝ NGÀNH Lời Cảm Ơn Em xin gởi đến thầy Tống Văn On,, cô Nguyễn Như Anh kính trọng lòng biết ơn sâu sắc dìu dắt, dạy bảo, hướng dẫn tận tình Và em xin chân thành cảm ơn nhiều đến thầy cô tận tình bảo truyền đạt cho em kiến thức quý báu suốt năm học cao học ngành Vô Tuyến Điện Tử., Khoá 14, Đại Học Bách Khoa TP.Hồ Chí Minh Cuối cùng, chân thành cảm ơn đồng nghiệp, bạn bè hỗ trợ trình thực đề tài TP.Hồ Chí Minh, tháng 07 năm 2005 Bùi Quốc Bảo TÓM TẮT Trong thời đại ngày nay, với bùng nổ thông tin, yêu cầu phải kiểm tra tính xác thực thông tin nhạy cảm truyền qua kênh truyền không đủ tin cậy vô cần thiết Có nhiều phương pháp nghiên cứu, hàm băm chiều sử dụng rộng rãi hệ thống mật mã giao thức bảo mật IPSec SSL Các hàm sử dụng nhiều ứng dụng chữ ký số xác nhận thông điệp Trong năm gần đây, việc thực thi hệ thống mật mã bảo mật phần cứng ứng dụng ngày rộng rãi, ưu điểm tốc độ tính bảo mật so với việc thực thi phần mềm Có nhiều sản phẩm đưa thị trường, bao gồm chip đóng gói, IP core Tuy nhiên, việc xuất sản phẩm thường bị giới hạn pháp luật nước sở tại, nên việc nghiên cứu thực giao thức mật mã bảo mật cần thiết Trong luận văn này, trình bày thiết kế thực thi hàm MD5 FPGA, đồng thời đưa cải tiến giải thuật MD5, thiết kế giải thuật này, nhằm mục đích tăng tốc độ xử lý vi mạch, đáp ứng nhu cầu xử lý thời gian thực Các kết mô thực thi phần cứng trình bày luận văn Mục lục Lời Cảm Ơn Abstract Chương Giới thiệu 1.1 Tổng quan đề tài -1-1 1.2 Tổ chức luận văn -1-2 1.3 Các công việc liên quan -1-3 Chương Hàm băm MD5 chuẩn HMAC 2.1 Giới thiệu chế MAC 2-1 2.2 Hàm băm MD5 2-2 2.3 Chuaån HMAC 2-9 Chương Thiết kế số với VHDL công nghệ FPGA 3.1 Khuynh hướng phát triển ngành thiết kế số -3-1 3.2 Những công cụ thông dụng hỗ trợ việc thiết kế số 3-2 3.2.1 Các thiết bị logic lập trình -3-2 3.2.2 Ngôn ngữ mô tả phần cứng 3-3 3.3.3 Phần mềm hỗ trợ thiết kế số 3-4 3.3 Công nghệ FPGA 3-5 3.3.1 Giới thiệu FPGA 3-5 3.3.2 Sự phát triển thiết bị lập trình 3-6 3.3.3 Cấu trúc FPGA 3-8 3.3.4 Các loại FPGA - 3-19 3.4 Ngôn ngữ VHDL 3-20 3.4.1 Khái quát VHDL 3-21 3.4.2 Cấu trúc ngôn ngữ VHDL 3-23 Chương Thiết kế mô hình thử nghiệm 4.1 Mô hình thử nghiệm -4-1 4.1.1 Mô hình -4-1 4.1.2 Mô hình 4-1 4.2 Phần cứng hỗ trợ 4-2 4.2.1 Giới thiệu -4-2 4.2.2 Device treân board 4-2 4.2.3 Sơ đồ khối hình thức bên cuûa board -4-4 4.3 Mạch giao tiếp máy tính 4-1 4.3.1 Vaøi nét cổng máy in 4-5 4.3.2 Caáu trúc giao tiếp máy tính 4-9 Chương Cấu trúc vi mạch 5.1 Sơ đồ khối tổng quát vi mạch -5-1 5.2 Thiết kế khối giao tieáp bus -5-1 5.2.1 Khoái nhập liệu 5-1 5.2.2 Khối xuất liệu 5-2 5.3 Khối điều khiển tập ghi -5-2 5.4 Thieát keá core tính hàm nén MD5 5-4 5.5 Thieát keá vi mạch theo cấu trúc lặp 5-6 5.6 Thieát keá tối ưu vi mạch theo hướng hạn chế thời gian treã -5-9 5.7 Tối ưu vi mạch theo hướng giảm thiểu clock 5-13 5.8 Thieát keá vi mạch theo kỹ thuật đường ống (pipe line) - 5-15 Chương Phân tích kết 6.1 Tốc độ xử lý 6-1 6.1.1 Thieát keá theo cấu trúc lặp vòng -6-1 6.1.2 Thiết kế theo kỹ thuật pipeline, giải thuật cải tiến -6-2 6.1.3 So saùnh -6-3 6.2 Tài nguyên hệ thống 6-3 6.3 Nhận xét 6-3 Chương Kết luận 7.1 Kết luận -7-1 7.2 Hướng nghiên cứu tương lai -7-2 Tài liệu tham khảo 1- GIỚI THIỆU Chương GIỚI THIỆU 1.1 Tổng quan đề tài: Việc xác nhận tính trung thực toàn vẹn liệu nhận từ nguồn phát qua trung gian không đủ độ tin cậy cần thiết thời đại Một chế cho phép làm điều này, dựa khoá bí mật gọi message authentication codes (MACs) Thông thường, chế sử dụng hai bên sử dụng khoá bí mật, từ mã xác nhận dược truyền hai bên Trước kia, phương pháp thông thường để tạo mã xác nhận sử dụng mã hoá khối, ví dụ DES, chế thường sử dụng nhiều CBC MACs Sau ngưòi ta nhận thấy MACs xây dựng cách sử dụng hàm băm, MD5 SHA Trên phần mềm, hàm băm thực thi nhanh DES, thư viện mã nguồn mở, luật qui định xuất hàm băm Vào ngày 6/3/2002, học viện NIST ( The US National Institute of Standard and Technology) thông báo chuẩn cho chế MACs sử dụng hàm băm (keyed-hash message authentication code) thông báo FIPS PUB 198 Hiện nay, hàm băm định sử dụng nhiều Internet Protocol Security (IPSEC) hàm MD5 Cùng với họ hàm MD5, hàm khác SHA, mã hoá Tiger đựơc sử dụng không rộng rãi Quá trình tính toán giải thuật mã hoá lớn Nếu trình tính toán xử lý phần cứng, tài nguyên để xây dựng HVTH: BÙI QUỐC BẢO 1- GIỚI THIỆU hệ thống bảo mật giảm nhiều Đồng thời, hệ thống xây dựng phần cứng bảo mật tốt hơn, người công thay đổi phần cứng Ngoài ra, giải thuật xây dựng phần mềm dễ bị công virus hay tác nhân khác, làm hệ thống bị sai Hiện nay, có nhiều phần cứng thực thi dạng mã hoá nhiều hãng đưa thị trường Các phần cứng đóng gói sẵn thành IC, thông thường chứa nhiều khối chức mã hoá chip Một ví dụ điển hình chip Nitrox TM II hãng CAVIUM NETWORK Đồng thời, hãng Xilinx, Altera, Alliance, CAST đưa thị trường IP core thực thi hàm MD5 Sử dụng IP core thuận tiện cho việc thực thi phần cứng lớn, việc thiết kế trở nên mềm dẻo nhiều Mặt khác, nhiều quốc gia có ràng buộc mặt pháp luật việc sử dụng xuất chuẩn mã hoá, phần cứng thực thi, mà Mỹ Úc ví dụ Mỹ nước nghiêm khắc với việc xuất chuẩn mã hoá phát triển bên nước Mỹ Vì vậy, việc nghiên cứu, nắm vững thực thi phần cứng phần mềm thực thi chuẩn mã hoá cần thiết tình hình Mục tiêu đề tài thực thi hàm băm MD5 ngôn ngữ VHDL, tổng hợp phần cứng FPGA Đồng thời, cải tiến phần giải thuật, từ đưa thiết kế có tốc độ xử lý cao hơn, đáp ứng yêu cầu thời gian thực Cùng với phần cứng, tác giả thực chương trình máy tính, mà giao tiếp với phần cứng thực thi FPGA, có khả truyền nhận liệu xác định xem liệu nhận từ nguồn có hợp lệ hay không theo giao thức HMAC 1.2 Tổ chức luận văn: Chương : giới thiệu tổng quan đề tài luận án HVTH: BÙI QUỐC BẢO 1- GIỚI THIỆU Chương : trình bày khái quát hàm MD5 chuẩn HMAC Chương : giới thiệu phương pháp thiết kế số đại với ngôn ngữ VHDL kết hợp với công cụ phần cứng FPGA Chương : Trình bày thiết kế mô hình thử nghiệm cho đề tài, số vấn đề liên quan Chương : trình bày thiết kế vi mạch Chương : trình bày phân tích kết quả, đánh giá, nhận xét Chương7: trình bày tổng kết, hướng nghiên cứu tương lai 1.3 Các công việc liên quan : Ngoài nhiệm vụ Luận văn thiết kế cấu trúc vi mạch thực thi hàm MD5, tác giả nghiên cứu thiết kế mạch giao tiếp với máy tính để thực mô hình thi công minh hoạ cho đề tài Để thiết kế FPGA, tác giả phải hiểu rõ FPGA ngôn ngữ VHDL để lập trình cho thiết bị Công cụ để thực đề tài : + Phần mềm Xilinx Foundation (ISE) 6.3, ModelSim 5.7 (phục vụ cho việc thiết kế cấu trúc vi mạch) + Phần mềm Delphi (phục vụ cho việc giao tiếp mạch phần cứng máy tính) + Phần cứng S3-STARTER BOARD HVTH: BÙI QUỐC BẢO 5- 12 Hình 5.11 CẤU TRÚC VI MẠCH Cấu trúc vi mạch theo hướng hạn chế số clock 5.7.2 Tài nguyên phần cứng: Device utilization summary: Selected Device : 3s200ft256-5 Number of Slices: 896 out of 1920 46% Number of Slice Flip Flops: 996 out of 3840 25% Number of input LUTs: 1151 out of 3840 29% Number of bonded IOBs: 16 out of 173 9% Number of GCLKs: out of 25% 5.7.3 Thời gian: Timing Summary: Speed Grade: -5 Minimum period: 18.720ns (Maximum Frequency: 53.420MHz) Minimum input arrival time before clock: 4.808ns Maximum output required time after clock: 8.151ns Maximum combinational path delay: No path found Dạng sóng mô phỏng: HVTH: BÙI QUỐC BẢO 5- 13 CẤU TRÚC VI MẠCH Chúng ta thấy: Thời gian từ xung start tích cực có kết xử lý khối liệu 1320 ns, có nghóa cần 67 xung clock tính xong digest cho khối liệu Tần số clock tối đa cho hệ thống thiết kế : 53.420MHz Tốc độ luồng liệu tối đa là: 53.420*512/67 = 408.2 Mbps Chúng ta thấy, cấu trúc tối ưu tốc độ cấu trúc lặp xét 5.8 Thiết kế vi mạch theo kỹ thuật đường ống (pipe line): 5.8.1 Cấu trúc vi mạch: Vì hướng thiết kế trên, khối phải xử lý qua 64 lần lặp, sau tới khối sau, nên làm giảm tốc độ liệu đây, xin đề HVTH: BÙI QUỐC BẢO 5- 14 CẤU TRÚC VI MẠCH nghị cải tiến giải thuật, để áp dụng kỹ thuật đường ống vào thiết kế vi mạch Trong trình xử lý khối, theo chuẩn đưa kết xử lý khối ngõ vào việc xử lý khối thứ Trong giải thuật cải tiến, khối xử lý với giá trị khởi tạo mặc định Từ khối thứ trở đi, ngõ khối trước ngõ vào khối sau Hạn chế giải thuật tính bảo mật xử lý chuỗi có chiều dài nhỏ 512x4 bit, tính mắc xích không đảm bảo Còn xử lý thông điệp dài, ví dụ văn bản, khả bảo mật không thay đổi so với giải thuật nguyên mẫu Hình 5.12 Sơ đồ khối cấu trúc vi mạch theo hướng pipeline Sơ đồ khối thể hình 5.11 Dữ liệu đưa vào lưu giữ ghi có độ rộng 512 bit Các số lưu khối Constant Unit Kết ngõ khối tính hàm nén đưa vào cộng , đưa khối giao tiếp bus, đồng thời đưa Mux, để làm liệu khởi tạo cho việc xử lý khối Cấu trúc chi tiết khối tính hàm nén trình bày hình 5.12 HVTH: BÙI QUỐC BẢO 5- 15 Hình 5.13 CẤU TRÚC VI MẠCH Sơ đồ khối tính hàm nén theo hướng pipeline Trong cấu trúc này, việc tính hàm nén chia thãnh trạng thái, tương ứng với vòng tính Cấu trúc chi tiết khối mô tả hình 5.13 Mỗi khối xử lý dựa hàm F,G,H,I mô tả hình 5.7 HVTH: BÙI QUỐC BẢO 5- 16 CẤU TRÚC VI MẠCH Chúng ta nhận thấy, so với cấu trúc tính hình 5.8, cấu trúc MUX cho việc chọn hàm F, G, H, I, nên thời gian trễ giảm xuống Ban đầu, 512 bit liệu đưa vào ghi Khối xử lý vòng lấy liệu từ ghi này, với số T1, S1, X1, X2, X3, X4 Sau 16 bước tính toán, kết ngõ trạng thái đưa vào trạng thái 2, khối liệu ghi đồng thời dịch sang ghi 2, 512 bit liệu đưa vào ghi Quá trình diễn tương tự ghi có liệu Lúc đường ống “đầy”, trạng thái đồng thời tích cực Khi liệu vòng thứ tính xong, đưa vào cộng, đưa kết cuối Kết đưa khởi tạo cho vòng thứ Mỗi khối 512 bit liệu tính qua 64 bước, qua trạng thái, trạng thái 16 bước Vì trạng thái xử lý đồng thời với nhau, sau đường ống đầy, 16+1 chu kỳ xung “digest” Nói cách khác, 17 xung để xử lý khối liệu So với cấu trúc lặp vòng, số clock cần thiết giảm xuống lần, đồng thời, nói trên, độ trễ khối tính toán bước giảm xuống, điều làm tăng tốc độ xử lý liệu vi mạch lên nhiều lần Tuy nhiên, sử dụng khối tính đồng thời, nên tài nguyên tốn nhiều so với cấu trúc lặp vòng HVTH: BÙI QUỐC BẢO 5- 17 Hình 5.14 CẤU TRÚC VI MẠCH Cấu trúc tính toán bước 5.8.2 Tài nguyên phần cứng: Device utilization summary: Selected Device : 3s200ft256-5 Number of Slices: 2964 out of 1920 154% (*) Number of Slice Flip Flops: 3429 out of 3840 89% Number of input LUTs: 2833 out of 3840 73% Number of bonded IOBs: 16 out of 173 9% Number of GCLKs: out of 25% WARNING:Xst:1336 - (*) More than 100% of Device resources are used Chúng ta nhận thấy, cấu trúc pipeline, tài nguyên phần cứng tốn nhiều so với cấu trúc lặp vòng đây, tài nguyên kit S3-STARTER có 1920 slice, nên thử trực tiếp cấu trúc phần cứng HVTH: BÙI QUỐC BẢO 5- 18 CẤU TRÚC VI MẠCH Thời gian: Timing Summary: Speed Grade: -5 Minimum period: 16.381ns (Maximum Frequency: 61.046MHz) Minimum input arrival time before clock: 4.976ns Maximum output required time after clock: 8.151ns Maximum combinational path delay: No path found Dạng sóng mô phỏng: Chúng ta thấy: đường ống đầy, cần 17 chu kỳ clock có giá trị Tần số clock tối đa cho thiết kế là: 61.046MHz Tốc độ luồng liệu tối đa: 61.046*512/17 = 1838,6 Mbps HVTH: BÙI QUỐC BẢO 5- 19 CẤU TRÚC VI MẠCH Như vậy, so với cấu trúc trước, tốc độ xử lý vi mạch tăng lên khoảng 4.5 lần Tuy vậy, lại phải trả giá tài nguyên phần cứng HVTH: BÙI QUỐC BẢO 6- PHÂN TÍCH KẾT QUẢ Chương PHÂN TÍCH KẾT QUẢ 6.1 Tốc độ xử lý: Ở chương trước, trình bày thiết kế ban đầu theo hướng lặp vòng, hai thiết kế để tối ưu tốc độ Đồng thời, đưa thiết kế theo kỹ thuật pipeline, dựa giải thuật cải tiến 6.1.1 Thiết kế theo cấu trúc lặp vòng: Chúng ta xem xét kết đạt cấu trúc dạng lặp vòng thiết kế cải tiến hướng thứ nhất, tốc độ clock hệ thống tăng lên cách chia trình tính toán thành nhiều phần, tối ưu giải thuật cách bỏ qua thành phần không cần thiết giai đoạn tính toán Theo hướng này, số clock cần thiết để tính toán tăng lên, bù lại, thời gian trễ hệ thống giảm xuống, tốc độ clock tối đa tăng lên, dẫn đến tốc độ bit tăng Tuy nhiên, nguồn xung hệ thống bị giới hạn (ví dụ trường hợp chúng ta), phương pháp không mang lại nhiều ý nghóa, mà lại làm giảm tốc độ bit ( số clock cần thiết cho tính toán bị tăng lên) hướng thứ 2, làm giảm số clock cần thiết cho việc tính toán Trong trường hợp này, thời gian trễ hệ thống tăng lên, tốc độ clock tối đa bị giảm Nhưng số clock cần thiết để tính toán giảm xuống, tốc độ bit tăng lên Trong hệ thống có nguồn xung clock chủ thấp, phương pháp phương pháp tốt 6.1.2 Thiết kế theo kỹ thuật pipeline, giải thuật cải tiến: Theo kỹ thuật này, có khối liệu tính đồng thời, tốc độ bit tăng lên rõ rệt Tuy nhiên, phần cứng tiêu tốn cho thiết kế nhiều nhiều so với thiết kế trước HVTH: BÙI QUỐC BẢO 6- PHÂN TÍCH KẾT QUẢ Để so sánh, xem xét bảng sau: Thiết kế ban Tối ưu tốc Tối ưu số Pipeline đầu độ clock clock cần thiết 61.046 Tốc độ clock tối 55.788 63.802 53.420 đa (Mhz) Số clock cần 130 131 67 17 thiết 1838,6 Tốc độ bit lớn 219.7 249.4 408.2 nhất(Mbps) Thông số 6.1.3 So sánh: Một cách để đánh giá kết so sánh với kết nghiên cứu trước, nhiên điều mang tính tương đối, thông số thực thi thiết bị khác khác Sau bảng so sánh kết thực với số kết nghiên cứu trước đó: Thông số 6.2 Thiết kế lặp vòng tối ưu Thiết kế pipeline Tốc độ 53.420 clock tối đa (Mhz) Số clock 67 cần thiết Tốc độ bit 408.2 lớn nhất(Mbps) Thiết bị Spartan XC3S200 (Xilinx) Tài nguyên hệ thống: HVTH: BÙI QUỐC BẢO Helion MD5 Core (Helion Technology Inc) MD5 Processor core (CAST Inc ) 61.046 Yongkyu Kang, Kyungbook National University 18 63 40 17 65 Unknown Unknown 1838,6 142 488 315 Spartan XC3S200 (Xilinx) EP20K1000EB C652-3 (Altera) XC3S400 Spartan 3E XC3S250 (Xilinx) 6- PHÂN TÍCH KẾT QUẢ Để đạt yêu cầu xử lý thời gian thực, đòi hỏi thiết kế phải có tốc độ bit cao Vì vậy, thiết kế ưu tiên cho việc tối ưu tốc độ Trong thiết kế không sử dụng RAM mà sử dụng ghi, tài nguyên hệ thống bị chiếm lớn Mặt khác, phân tích phần trước, cấu trúc lặp vòng tốn phần cứng cấu trúc pipe line Sau bảng so sánh tài nguyên hệ thống với số kết trước: 6.3 Thông số Thiết kế lặp vòng Thiết kế Pipe line Yong kyu Kang, Kyungbook National University Tài nguyên hệ thống Thiết bị 896 Slice 2964 Slice 880 Slice/1 Block RAM Spartan XC3S200 (Xilinx) Spartan XC3S200 (Xilinx) EP20K1000EBC6523 (Altera) Helion MD5 Core (Helion Technology Inc) 630 Slice/1 Block RAM XC3S400 (Xilinx) MD5 Processor core (CAST Inc ) 535 Slice/1 Block RAM Spartan XC3S200 (Xilinx) Nhận xét: Với thiết kế dạng lặp vòng, tốc độ bit tài nguyên phần cứng so với thiết kế tham khảo tương đương Trong thiết kế chúng tôi, không sử dụng RAM nên so với thiết kế khác, lượng Slice tiêu tốn lớn Với thiết kế dạng Pipeline, tốc độ xử lý tăng lên rõ rệt, nhiên, thấy, tài nguyên hao tốn lớn Vì vậy, thiết kế thích hợp cho hệ thống lớn, đòi hỏi có tốc độ xử lý cao Về tính bảo mật giải thuật, xử lý thông điệp dài, tính bảo mật hàm nguyên thuỷ giải thuật cải tiến Tuy nhiên, giải thuật cải tiến không áp dụng cho thông điệp ngắn, tính mắc xích khối liệu, làm độ bảo mật giảm nhiều HVTH: BÙI QUỐC BẢO 7- KẾT LUẬN Chương7 KẾT LUẬN 7.1 Kết luận: Trong luận văn, trình bày số thiết kế cho việc thực thi hàm MD5 phần cứng Thiết kế theo dạng lặp vòng thử nghiệm trực tiếp phần cứng, với công cụ board S3-STARTER hãng Xilinx Đồng thời, đưa cải tiến cho hàm MD5, thực thi cấu trúc vi mạch cho đạt tốc độ cao so với thiết kế trước Thiết kế kiểm tra thành công mô phỏng, chưa thực thi trực tiếp phần cứng tài nguyên phần cứng không đủ để thực thi Cấu trúc theo dạng lặp vòng có thông số tài nguyên tốc độ thực thi tương đương với kết có trước mà tham khảo Còn cấu trúc cải tiến có tốc độ cao hơn, tài nguyên phần cứng lại chiếm lớn Vì vậy, cấu trúc thích hợp cho thiết kế ưu tiên tốc độ xử lý 7.2 Hướng nghiên cứu tương lai: Vì thiết kế không sử dụng RAM, nên tài nguyên phần cứng chưa tối ưu Trong tương lai, nghiên cứu thiết kế cho tận dụng tài nguyên RAM có sẵn mà không giảm tốc độ Trong khuôn khổ đề tài, chưa thực thi chuẩn HMAC-MD5 phần cứng, mà thực thi hàm nén Để thực thi cách hoàn toàn phần cứng, nghiên cứu việc này, đồng thời đưa hàm nén thông dụng khác vào vi mạch HVTH: BÙI QUỐC BẢO 7- KẾT LUẬN Mặt khác, kỹ thuật bẻ khoá ngày phát triển, với gia tăng tốc độ tính toán máy tính Vì vậy, nghiên cứu giải thuật mã hoá mới, với kỹ thuật bẻ khoá, thực thi chúng phần cứng công việc hấp dẫn tương lai HVTH: BÙI QUỐC BẢO TÀI LIỆU THAM KHẢO TÀI LIỆU THAM KHAÛO [1] Kevin Skahill, “VHDL for Programable Logic”, Addison-Wesley, ISBN 0-201-89586-2, 1996 [2] HMAC Standard, National Institute of Standards and Technology, Secure Hash Standard, FIPS PUB 180-1 [3] Dominikus, “A Hardware Implementation of MD4 Family Hash Algorithm”, ICECS’02, Dubrovnik, Croatia, September, 15-18, 2002 [4] G.TSUDIK, “Message Authentication with one-way hash function”, Proceeding of Infocom 92 [5] R.Rivest, “The MD5 Message Digest Algorithm”, IETF Networking Group, RFC 1321, April 1992 BUØI QUỐC BẢO TÓM TẮT LÝ LỊCH TRÍCH NGANG Họ tên: BÙI QUỐC BẢO Ngày, tháng, năm sinh: 10/02/1981 Điện thoại: 84-0908.570.512 Email:buiquocbao@hcmut.edu.vn Nơi sinh: Quảng Ngãi QUÁ TRÌNH ĐÀO TẠO 2003 – 2005: Học viên cao học ngành Kỹ Thuật Vô Tuyến & Điện Tử, trường Đại học Bách Khoa TPHCM 1998 – 2003: Sinh viên ngành Điện tử – Viễn thông, trường Đại học Bách Khoa TPHCM QUÁ TRÌNH CÔNG TÁC 2003 – 2005: Cán giảng dạy Bộ môn Điện tử, Khoa Điện – Điện tử, Trường Đại học Bách Khoa TP HCM QUÁ TRÌNH NGHIÊN CỨU KHOA HỌC Các đề tài nghiên cứu khoa học thực hiện: Thiết kế kit phát triển cho họ vi điều khiển 16 bit 8051 XA Thiết kế phần cứng hỗ trợ truyền liệu qua bus USB ... Vô tuyến- Điện tử MSHV: 01403305 I TÊN ĐỀ TÀI: Nghiên cứu mã hoá MD5 thực thi trực tuyến FPGA II − − − NHIỆM VỤ VÀ NỘI DUNG: Nghiên cứu lý thuyết giải thuật MD5, với chuẩn HMAC -MD5 Nghiên cứu. .. nước sở tại, nên việc nghiên cứu thực giao thức mật mã bảo mật cần thi? ??t Trong luận văn này, trình bày thi? ??t kế thực thi hàm MD5 FPGA, đồng thời đưa cải tiến giải thuật MD5, thi? ??t kế giải thuật... cứng thực thi, mà Mỹ Úc ví dụ Mỹ nước nghiêm khắc với việc xuất chuẩn mã hoá phát triển bên nước Mỹ Vì vậy, việc nghiên cứu, nắm vững thực thi phần cứng phần mềm thực thi chuẩn mã hoá cần thi? ??t