Thiết kế lõi IP điều khiển SDRAM tương thích chuẩn AMBA AHB

ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA LUYỆN ĐỨC HẠNH THIẾT KẾ LÕI IP ĐIỀU KHIỂN SDRAM TƯƠNG THÍCH CHUẨN AMBA AHB Chuyên ngành: KỸ THUẬT ĐIỆN TỬ LUẬN VĂN THẠC SĨ TP HỒ CHÍ MINH, tháng 07 năm 2011 CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA –ĐHQG -HCM Cán hướng dẫn khoa học :… PGS TS Lê Tiến Thường (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét :…….TS Trương Quang Vinh (Ghi rõ họ, tên, học hàm, học vị chữ ký) Cán chấm nhận xét :…… TS Hoàng Trang (Ghi rõ họ, tên, học hàm, học vị chữ ký) Luận văn thạc sĩ bảo vệ Trường Đại học Bách Khoa, ĐHQG Tp HCM ngày 12 tháng 07 năm 2011 Thành phần Hội đồng đánh giá luận văn thạc sĩ gồm: (Ghi rõ họ, tên, học hàm, học vị Hội đồng chấm bảo vệ luận văn thạc sĩ) ….TS Đặng Thành Tín ….TS Hoàng Trang ….TS Trương Quang Vinh ….PGS TS Lê Tiến Thường ….PGS TS Hồng Đình Chiến Xác nhận Chủ tịch Hội đồng đánh giá LV Trưởng Khoa quản lý chuyên ngành sau luận văn sửa chữa (nếu có) CHỦ TỊCH HỘI ĐỒNG TRƯỞNG KHOA………… ĐẠI HỌC QUỐC GIA TP.HCM TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: ……… Luyện Đức Hạnh MSHV:….09140010 Ngày, tháng, năm sinh: ….13/08/1985 Nơi sinh: Hưng Yên Chuyên ngành: ………….Kỹ thuật điện tử Mã số : I TÊN ĐỀ TÀI: ……… Thiết kế lõi IP điều khiển SDRAM tương thích chuẩn AMBA AHB II NHIỆM VỤ VÀ NỘI DUNG: + Tìm hiểu nhớ SDRAM chuẩn kết nối AMBA AHB Bus + Khảo sát số lõi IP điều khiển SDRAM thị trường + Thiết kế lõi IP điều khiển SDRAM dựa vào bảng tính đề sau khảo sát + Kiểm định thiết kế máy tính với phần mềm mơ phỏng, sau thử nghiệm thiết… kế chip FPGA Cyclone II kit Altera DE2 III NGÀY GIAO NHIỆM VỤ : IV NGÀY HOÀN THÀNH NHIỆM VỤ: V CÁN BỘ HƯỚNG DẪN (Ghi rõ học hàm, học vị, họ, tên): ………… PGS TS Lê Tiến Thường… Tp HCM, ngày tháng năm 20 CÁN BỘ HƯỚNG DẪN (Họ tên chữ ký) CHỦ NHIỆM BỘ MÔN ĐÀO TẠO (Họ tên chữ ký) PGS TS Lê Tiến Thường TRƯỞNG KHOA….……… (Họ tên chữ ký) LỜI CẢM ƠN Chân thành bày tỏ lòng biết ơn Thầy PGS.TS Lê Tiến Thường trực tiếp hướng dẫn, tận tình bảo tạo điều kiện thuận lợi nhất, giúp đỡ tơi hồn thành luận văn Chân thành cảm ơn Quý Thầy Cô chuyên ngành Kỹ Thuật Điện Tử, Trường Đại Học Bách Khoa Tp Hồ Chí Minh hết lịng giảng dạy, truyền đạt kiến thức giúp đỡ suốt thời gian học tập trường Chân thành cám ơn Phòng Đào Tạo Sau Đại Học, Trường Đại Học Bách Khoa Tp Hồ Chí Minh tạo điều kiện tốt cho tơi trang thiết bị tài liệu học tập suốt khóa học Chân thành cám ơn bạn học viên cao học K2009 gia đình ủng hộ, giúp đỡ học tập thực luận văn Học viên, Luyện Đức Hạnh Tp Hồ Chí Minh, 10/2010 TĨM TẮT LUẬN VĂN Luận văn trình bày việc thiết kế lõi IP (Intellectual Property) điều khiển nhớ SDRAM tương thích chuẩn AMBA AHB Bus Thiết kế hướng tới việc đáp ứng hệ thống hoạt động tần số cao tiết kiệm lượng Chức thiết kế kiểm tra máy tính với phần mềm mơ đáng tin cậy – VCS hãng Synopsys Việc kiểm định thiết kế FPGA (Field-programmable gate array) thực với chip Cyclone II kit DE2 hãng Altera ABSTRACT This paper presents the design of a core IP (Intellectual Property) SDRAM memory controller compliant to the AMBA AHB Bus This design aims to meet the high-frequency operating system and energy saving The functions of the design were verified by a reliable simulation software, VCS tool of Synopsys Corp The testing of the design on FPGA (Field-programmable gate array) was performed on the Cyclone II chip of the Altera DE2 kit LỜI CAM ĐOAN Tôi xin cam đoan kết thiết kế lõi IP điều khiển SDRAM tương thích chuẩn AMBA AHB khơng chép ăn cắp quyền Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng MỤC LỤC Danh sách hình vẽ Danh sách bảng CHƢƠNG 1: GIỚI THIỆU TỔNG QUAN 1.1 Đặt vấn đề 1.1.1 Nhu cầu thị trƣờng 1.1.2 Khảo sát số lõi IP điều khiển SDRAM 1.2 Bộ nhớ SDRAM 11 1.2.1 Tập lệnh điều khiển 12 1.2.2 Các thông số hoạt động 17 1.2.3 Nguyên lý hoạt động 19 1.3 Chuẩn AMBA AHB 2.0 20 1.3.1 Chức 21 1.3.2 Cấu trúc 21 1.3.3 Hoạt động AHB 23 1.3.4 Giao tiếp Master với bus AHB 29 1.3.5 Giao tiếp Slave với bus AHB 31 CHƢƠNG 2: THIẾT KẾ 32 2.1 Đặc điểm kỹ thuật lõi IP điều khiển SDRAM 32 2.1.1 Các thơng số cấu hình lõi IP SDRAM Controller 32 2.2 Chi tiết cấu trúc thiết kế 35 2.2.1 Cấu trúc tổng quát 36 2.2.2 Mô tả chức / hoạt động khối 38 2.2.3 Cấu trúc chi tiết 42 CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ 60 3.1 Kết mô 60 MỤC LỤC Trang HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng 3.2 Thử nghiệm FPGA 66 3.3 Đánh giá kết 68 3.4 Hƣớng phát triển 69 THAM KHẢO 72 MỤC LỤC Trang HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng Danh sách hình vẽ Hình 1: Minh họa kiểu kết nối đơn giản lõi IP điều khiển SDRAM Hình 2: Cấu trúc tiêu biểu chip nhớ SDRAM [3] 11 Hình 3: Minh họa tín hiệu điều khiển lệnh ACTIVE [3] 13 Hình 4: Minh họa tín hiệu điều khiển lệnh READ [3] 13 Hình 5: Minh họa tín hiệu điều khiển lệnh WRITE [3] 14 Hình 6: Minh họa tín hiệu điều khiển lệnh BURST TERMINATE [3] 15 Hình 7: Minh họa tín hiệu điều khiển lệnh PRECHARGE [3] 15 Hình 8: Minh họa tín hiệu điều khiển lệnh Load Mode Register[3] 16 Hình 9: Minh họa khoảng thời gian tRCD [3] 17 Hình 10: Minh họa cách truy xuất liệu CAS = 2/3.[3] 17 Hình 11: Minh họa khoảng thời giant RP.[3] 18 Hình 12: Minh họa khoảng thời gian tRFC [3] 18 Hình 13: Minh họa trạng thái hoạt động SDRAM 19 Hình 14: Sơ đồ kết nối bus AMBA hệ thống 20 Hình 15: Một ví dụ cho trƣờng hợp hệ thống bus AHB có master slave 21 Hình 16: Sơ đồ mô tả hoạt động AHB [4] 24 Hình 17: Sơ đồ dạng sóng trƣờng hợp truyền nhiều transfer [4] 25 Hình 18: Minh họa truy xuất liệu kiểu burst “WRAP4”[4] 28 Hình 19: Minh họa truy xuất liệu kiểu burst “INCR4” [4] 28 Hình 20: Sơ đồ giao tiếp Master với bus AHB [4] 30 Hình 21: Sơ đồ định AHB master [4] 30 Hình 22: Sơ đồ giao tiếp Slave với bus AHB [4] 31 Hình 23: Sơ đồ định AHB slave [4] 31 Hình 24: Sơ đồ tín hiệu lõi IP điều khiển SDRAM 36 Hình 25: Sơ đồ khối chức lõi IP SDRC 38 Hình 26: Minh họa địa đƣợc lƣu vào FIFO 39 MỤC LỤC Trang HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng o Nếu khoảng thời gian chờ, SDRC phát hiện:  Lệnh đọc (wr_read_req = 1’b1): Nếu vùng địa đọc đƣợc kích hoạt (current_row_is_open = 1’b1)  chuyển trực tiếp sang trạng thái RD_CMD để phát lệnh đọc Nếu chƣa đƣợc kích hoạt  chuyển sang trạng thái ACTIVE  RD_CMD để kích hoạt vùng địa trƣớc phát lệnh đọc Chú ý: Tất dải (bank) SDRAM đƣợc yêu cầu đóng lại lệnh “PRECHA” trƣờng hợp sau xảy ra: - - Có tín hiệu yêu cầu thực lệnh làm tƣơi nhớ “Auto Refresh”: aref_req = 1’b1 SDRC hoàn thành burst đọc/ghi tại, nhƣng khơng có lệnh u cầu Vùng địa cần truy xuất chƣa đƣợc kích hoạt, nhƣng thuộc vào dải kích hoạt vùng địa khác Do đó, cần thực lệnh “PRECHA” để đóng tất dải trƣớc kích hoạt vùng địa Có yêu cầu thực lệnh “Load Mode Register” CHƢƠNG 2: THIẾT KẾ Trang 59 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng CHƯƠNG 3: ĐÁNH GIÁ KẾT QUẢ 3.1 Kết mô Ta xây dựng môi trƣờng kiểm tra mặt chức (function) lõi IP điều khiển SDRAM máy tính Mơi trƣờng đƣợc xây dựng dựa tảng thƣ viện mơ hình chức kiểm tra hãng Synopsys (BFM-Bus Function Model) đƣợc minh họa nhƣ sau: SDR SDRAM 256Mbit (DesignWare Model of NEC Corp) AHB_Master (VIP or design) AHB_Master2_ M M S SDRAM Controller 20000000-40000000 Clk & reset_n gen AHB Slave (VIP) 40001000-40002000 AHB Master1 (VIP) S AHB Bus (32 / 64 data bus width) framework_top.v simulation_top.v Hình 57: Mơ hình kiểm tra máy tính sử dụng phần mềm Synopsys Hệ thống kiểm tra bao gồm: - Mơ hình AHB Bus Mơ hình AHB Master đƣợc sử dụng để thực yêu cầu truy xuất slave gắn vào AHB Bus Mơ hình AHB Slave đƣợc sử dụng để kiểm tra truy xuất thao tác đơn giản hệ thống gồm hai slave trở nên CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 60 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB - GVHD: PGS TS Lê Tiến Thƣờng Lõi IP điều khiển SDRAM Mơ hình SDRAM hãng NEC [10] Yêu cầu hệ thống: - Phần mềm VCS / DVE (cài đặt hệ điều hành Linux RetHat) DesignWare Library hãng Synopsys Nhƣ thể sơ đồ, việc mơ máy tính sử dụng thƣ viện mơ hình kiểm tra hãng Synopsys – nhà cung cấp công cụ, nhƣ giải pháp tối ƣu để kiểm tra thiết kế số Các trƣờng hợp kiểm tra đƣợc tạo đoạn chƣơng trình lập trình cho khối AHB Master (BFM) tạo yêu cầu truy xuất thông qua AMBA AHB Bus truyền đến lõi IP đƣợc thiết kế Sau số dạng sóng minh họa hoạt động lõi IP điều khiển SDRAM sử dụng phần mềm VCS DVE Hình 58: Quá trình khởi động chip nhớ SDRAM lõi IP SDRC Giải thích: - Sau reset hệ thống, SDRAM Controller (SDRC) cấu hình hoạt động thông qua {sdr_ras_n, sdr_cas_n, sdr_we_n} Phát lệnh PRECHARGE {0, 1, 0} CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 61 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB - GVHD: PGS TS Lê Tiến Thƣờng Phát lệnh REFRESH {0, 0, 1} Phát lệnh NOP {1, 1, 1} Phát lệnh REFRESH NOP lần Phát lệnh LOAD MODE REGISTER {1, 1, 1} o sdr_addr = 13’h0220 : truy xuất kiểu SINGLE với CAS latency Bộ điều khiển phải đợi khoảng thời gian (~100us) để làm tươi nhớ Trong thời gian, truy xuất vào SDRAM không công nhận Sau khởi động chip nhớ, ta sử dụng tập lệnh có sẵn mơ hình AHB Master Synopsys lệnh cho lõi IP SDRAM Controller Tham khảo tập lệnh này, nhƣ cách sử dụng … qua tài liệu AHB DesignWare VIP (Verification Intellectual Property) Hình 59: Qúa trình đọc/ghi liệu theo kiểu SINGLE lõi IP SDRC Giải thích: - - Khi tín hiệu hready_in tích cực (=1’b1) tổ hợp tín hiệu {htrans, hburst, hsize, hwrite} định truy xuất đường truyền tương ứng với địa haddr liệu hwdata & hrdata {htrans, hburst, hsize, hwrite} = {2, 0, 2, 1} : truy xuất kiểu SINGLE, kích thước word (4 bytes), ghi liệu vào địa haddr Xung clock sau liệu ghi vào qua hwdata tín hiệu Q trình đọc tương tự với hwrite = 1’b0 CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 62 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng Hình 60: Quá trình ghi liệu kiểu BURST INCR lõi IP SDRC Giải thích: - {hsel, hready_in} = {1, 1} : SDRAM Controller sẵn sàng nhận truy cập {htrans, hburst, hsize, hwrite} = {2, 1, 2, 1} : tác vụ ghi NON-SEQ, kích thước word (4 bytes) tương ứng với địa haddr {htrans, hburst, hsize, hwrite} = {3, 1, 2, 1} : tác vụ ghi SEQ, với địa tăng theo word truyền vào SDRAM Controller Đây kiểu truy xuất BURST INCR theo chuẩn AMBA AHB Phase 1: Luôn phase địa lệnh Phase 2: liệu (data) Trong truy xuất kiểu BURST, tổ hợp lệnh trì suốt trình truyền địa liệu Địa truyền liên tục với giá trị liên tiếp Cụ thể kích thước word (4 bytes) địa truyền liên tục vào điều khiển với địa sau lớn địa trước 4bytes (Đọc phần xử lý địa chuẩn AMBA AHB để hiểu rõ hơn.) CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 63 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng Hình 61: Quá trình đọc liệu kiểu BURST INCR lõi IP SDRC Giải thích: - {hsel, hready_in} = {1, 1} : SDRAM Controller sẵn sàng nhận truy cập {htrans, hburst, hsize, hwrite} = {2, 1, 2, 0} : tác vụ ghi NON-SEQ, kích thước word (4 bytes) tương ứng với địa haddr {htrans, hburst, hsize, hwrite} = {3, 1, 2, 0} : tác vụ ghi SEQ, với địa tăng theo word truyền vào SDRAM Controller Đây kiểu truy xuất BURST INCR theo chuẩn AMBA AHB Tín hiệu hready_in khơng tích cực sau vừa nhận lệnh truy xuất từ bus FIFO bị đầy tác vụ trước Trong lúc tổ hợp lệnh điều khiển trì bus Sau khoảng thời gian, tín hiệu hready_in tích cực trở lại, pha địa liệu tiếp tục truyền vào thành cơng Ta thấy liệu đọc liên tục qua tín hiệu hrdata hay sdr_rdata (ở cùng) CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 64 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng Hình 62: Quá trình ghi liệu kiểu INCR6 sang WRAP16 lõi IP SDRC Giải thích: - {hsel, hready_in} = {1, 1} : SDRAM Controller sẵn sàng nhận truy cập hburst = : truy xuất kiểu INCR16 Burst hburst = : truy xuất kiểu WRAP16 Burst Ví dụ minh họa trường hợp điều khiển nhận truy xuất kiểu BURST khác Tín hiệu hwrite = tương ứng trình ghi kiểu BURST INCR16 sang ghi kiểu BURST WRAP16 vào nhớ SDRAM Controller Ta thấy tác vụ lệnh phát liên tục từ Master lên Bus kết nối hệ thống qua lõi IP SDRAM Controller, cho thấy hiệu suất hoạt động liên tục thiết kế CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 65 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng Tổng hợp kết chạy máy tính với phần mềm VCS thƣ viện mơ hình chức Synopsys, ta có kết CODE_COVERAGE sau Hình 63: Kết kiểm tra mã nguồn lõi IP SDRC Ở đây, ta thấy FSM đạt khoảng 60%, tức q trình kiểm tra dịng lệnh, có số trƣờng hợp máy trạng thái chƣa xảy Các trạng thái trƣờng hợp AHB Master gửi tín hiệu điều khiển sai, trƣờng hợp ta bỏ qua Lõi IP điều khiển SDRAM hoạt động tốt theo tính nhƣ liệt kê phần thiết kế 3.2 Thử nghiệm FPGA Trong phần này, ta xây dựng hệ thống ứng dụng nhằm kiểm tra hoạt động lõi IP SDRC sau hoàn tất kiểm tra tất trƣờng hợp phần mềm máy tính Hệ thống ứng dụng sử dụng chip nhớ SDRAM để lƣu trữ liệu ảnh lớn – vai trị chip nhớ SDRAM Hệ thống bao gồm: - Chƣơng trình Matlab máy tính để truyền liệu ảnh xuống kit Hệ thống kết nối AMBA AHB Bus Khối UART đƣợc thiết kế để giao tiếp với máy tính Khối VGA Controller đƣợc thiết kế để đọc liệu xuất hình SDR SDRAM 8Mbit kit DE2 hãng Altera [11] CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 66 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng  Hệ thống kết nối AMBA AHB Bus UART, VGA Controller lõi IP SDRC đƣợc thực chip FPGA Cyclone II Altera DE2 kit Altera DE2 Kit PC UART VGA CONTROLLER MONITOR AMBA AHB Bus IP SDRAM CONTROLLER SDR SDRAM Hình 64: Mơ hình kiểm định lõi IP SDRC FPGA Trong ứng dụng này, lõi IP SDRC điều khiển chip nhớ SDRAM dùng để lƣu trữ ảnh lớn đƣợc truyền từ máy tính xuống thơng qua cổng COM nhờ vào khối giao tiếp UART Sau nạp liệu ảnh lên chip SDRAM kit Altera DE2, khối VGA Controller đọc ảnh từ SDRAM để thị lên hình máy tính (monitor) Sử dụng nút nhấn kit để điều khiển cho phép khối VGA Controller xuất liệu ảnh hình Các ảnh từ máy tính đƣợc mã hóa thành ma trận ảnh sau tải xuống kit sử dụng chƣơng trình ứng dụng viết phần mềm MATLAB, giao diện chƣơng trình đƣợc minh họa qua hình 65 CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 67 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng Ứng dụng thực tế FPGA – ghi liệu ảnh lớn từ máy tính truyền xuống đọc ảnh xuất lên hình cho thấy cho thấy lõi IP SDRC điều khiển chip nhớ SDRAM hoạt động tốt, với chức Lõi IP sẵn sàng đƣợc sử dụng, tích hợp hệ thống SoC Chọn File → Open để chọn ảnh tải xuống Nhấn SEND để bắt đầu trình truyền – đƣợc thể “status” File About CHOOSE AN IMAGE SEND BAUDRATE SYSTEM 115200bps Hình 65: Giao diện chương trình Matlab PC 3.3 Đánh giá kết 1) Hoàn thành việc thiết kế lõi IP điều khiển SDRAM với tính sau:     Tƣơng thích với chuẩn AMBA AHB hỗ trợ đầy đủ tính hoạt động theo mơ hình hoạt động chuẩn AMBA đề Có chế độ làm tƣơi liệu tự động giúp bảo đảm liệu SDRAM cho ứng dụng Có chế độ tự động tiết kiệm lƣợng ứng dụng không truy xuất liệu thời gian dài Có khả cấu hình đƣợc thơng số phù hợp với ứng dụng với loại SDRAM trƣớc sử dụng CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 68 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng  2) 3) Hƣớng tới tốc độ hoạt động cao nhƣ khả đáp ứng nhiều truy xuất liệu vốn quan trọng cho ứng dụng đa phƣơng tiện nhƣ  Tài nguyên sử dụng thấp Lõi IP hoạt động chức truy xuất liệu loại SDR SDRAM, kiểm tra mô máy tính với phần mềm VCS, nhƣ thử nghiệm FPGA Thông số tối ƣu tốc độ (~140Mhz), nhƣ tài nguyên sử dụng (518 LEs) với chip FGPA Cyclone II hãng ALTERA  Hoàn thành việc thiết kế lõi IP điều khiển SDRAM tương thích chuẩn AMBA AHB phạm vi đề tài 3.4 Hướng phát triển 1) Đóng góp vào thƣ viện IP hỗ trợ cho chip vi xử lý nhƣ 32-bit RISC VN1632, 8-bit RISC VN801 ICDREC,… CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 69 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB 2) GVHD: PGS TS Lê Tiến Thƣờng Hỗ trợ hệ thống ứng dụng xử lý ảnh theo chuẩn nhƣ MPEG4, JPEG2000 đƣợc nghiên cứu thiết kế ICDREC (trong hệ thống ứng dụng này, IP SDRC điều khiển SDRAM để lưu trữ ảnh sau xử lý; sau đọc ngược lại để xử lý cho frame ảnh tiếp, đồng thời cung cấp cho hình hiển thị ảnh) CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 70 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng MPEG-4 DecoderCore MPEG-4 Decoder Top level Control Data Bitstream_Controller RAM (Bitstream) Reconstruct Motion Decoding Mem_wrapper Texture Decoding Display Output Generator Monitor SDRAM Controller Ref VOP Display Frame Display Buffer Hình 66: Ứng dụng IP SDRC hệ thống xử lý ảnh MPEG4 3) 4) Thƣơng mại hóa sản phẩm lõi IP để đƣa lên sàn giao dịch IP giới Tiếp tục nâng cấp tính để mở rộng khả ứng dụng  Xây dựng giao diện GUI để cấu hình thơng số cho lõi IP  Hỗ trợ lõi IP tƣơng thích với loại chuẩn BUS thơng dụng khác  Hỗ trợ “runtime – configurable” tham khảo từ lõi IP Xilinx CHƢƠNG 3: ĐÁNH GIÁ KẾT QUẢ Trang 71 HVTH: Luyện Đức Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng THAM KHẢO IP SDRAM Controller of Xilinx Corp http://www.xilinx.com/products/ipcenter/SDR-SDRAM-CTRL.htm IP SDRAM Controller of Altera Corp http://www.altera.com/products/ip/memory/ipm-index.jsp SDRAM product of Micron Corp http://www.micron.com/products/dram/sdram.html AMBA Specification from ARM website http://www.arm.com/products/system-ip/amba/amba-open-specifications.php Benny Akesson, Kees Goossens, Markus Ringhofer “Predator: a predictable SDRAM memory controller” Proceedings of the 5th IEEE/ACM international conference on Hardware/Software codesign and system synthesis Pages: 251 – 256 ACM New York, USA 2007 Massimo Conti, Marco Caldari, Giovanni B Vece, Simone Orcioni, Claudio Turchetti “Performance analysis of different arbitration algorithms of the AMBA AHB bus” Proceedings of the 41st annual Design Automation Conference Pages: 618 – 621 ACM New York, USA 2004 Marc Bertola, Guy Bois “A methodology for the design of AHB bus master wrappers” Proceedings of the Euromicro Symposium on Digital System Design, IEEE Computer Society Washington, DC, USA 2003 Kurt Franz Ackermann, Burghard Hoffmann, Leandro Soares Indrusiak, Manfred Glesner “Providing memory management abstraction for self-reconfigurable video processing platforms” International Journal of Reconfigurable Computing Volume 2009, Hindawi Publishing Corp New York, USA January 2009 Sven Heithecker, Rolf Ernst “Traffic shaping for an FPGA based SDRAM controller with complex QoS requirements” Proceedings of the 42nd annual Design Automation Conference Anaheim, California, USA Pages: 575 – 578 2005 10 Data Sheet of µPD45256441, 45256841, 45256163 of NEC Corp 11 Data Sheet of IS42S16400 of Integrated Circuit Solution Inc THAM KHẢO Trang 72 HVTH: Luyện Đức Hạnh LÝ LỊCH TRÍCH NGANG Họ tên: LUYỆN ĐỨC HẠNH Ngày, tháng, năm sinh: Giới tính : Nam Nơi sinh: HƯNG YÊN 13/08/1985 Địa liên lạc: 2F, Quốc lộ 22, Phường Trung Mỹ Tây, Quận 12, Tp.HCM QUÁ TRÌNH ĐÀO TẠO Bậc đào tạo Đại học Nơi đào tạo Chuyên môn Năm tốt nghiệp Trường ĐH Bách Khoa Tp HCM Điện tử - viễn thơng 03/2008 Q TRÌNH CƠNG TÁC Thời gian Vị trí cơng tác Cơ quan cơng tác Địa quan 03/2008 đến 05/2009 Kỹ sư phần mềm ALTERA Corp Khu chế xuất TÂN THUẬN Quận 10/2009 đến Chuyên viên Trung tâm Nghiên cứu Đào tạo thiết kế vi mạch – Đại học Quốc Gia-HCM (ICDREC) Khu phố 6, Phường Linh Trung, Quận Thủ Đức ... chip of the Altera DE2 kit LỜI CAM ĐOAN Tôi xin cam đoan kết thiết kế lõi IP điều khiển SDRAM tương thích chuẩn AMBA AHB không chép ăn cắp quyền Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB. .. ……… Thiết kế lõi IP điều khiển SDRAM tương thích chuẩn AMBA AHB II NHIỆM VỤ VÀ NỘI DUNG: + Tìm hiểu nhớ SDRAM chuẩn kết nối AMBA AHB Bus + Khảo sát số lõi IP điều. .. Hạnh Thiết kế lõi IP điều khiển SDRAM theo chuẩn AHB GVHD: PGS TS Lê Tiến Thƣờng CHƯƠNG 2: THIẾT KẾ 2.1 Đặc điểm kỹ thuật lõi IP điều khiển SDRAM Từ khảo sát phần trên, ta đƣa tính bật cho lõi IP